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你最想瞭解IC LAYOUT哪些方面的知識?

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1#
發表於 2006-12-8 00:57:46 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
這是IC LAYOUT的知識盤點?大家都關心IC LAYOUT的哪些知識?
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2#
發表於 2006-12-19 17:45:59 | 只看該作者
有點籠統,可以在後面加上詳細說明嗎?
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3#
發表於 2006-12-29 15:35:04 | 只看該作者
:& X4 f( K+ r2 |1 y" b* {0 K
        建立扎實的技術吧!!- @. a( O0 [0 |  B
        提供兩個網站有很多資料!!; J3 S4 h. z6 f5 j: v' ^% c0 s
        ! I- D' t) s5 r. k
http://www.opencores.org/: R, e, F- q/ \& J
http://www.veripool.com/cadlist.html
3 X8 p$ s* g2 u0 O- K0 Z4 u
  O' `0 Y: }6 ?    找些主題大家來討論?!
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4#
發表於 2007-1-18 00:19:05 | 只看該作者
這些免費的EDA有人用過嗎, E/ J3 r" y. L2 h) d
聽說真正先進製程的公司
$ Q3 G6 r) i! m" Y/ c' P7 i/ s% I或是做CPU的大公司
8 t: V& o" z0 L) u8 w9 X5 g& K都有自行開發相對映製程的EDA軟體喔
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5#
發表於 2007-3-26 10:47:03 | 只看該作者
我是屬於技術人員  所以喜歡看揖謝技術性的文章, R6 \; w: H. t+ w  Q* ^
像類比IC  有許多的 layout 技巧  N0 P% _* H) B# s
大部分都是  發生問題之後  才有解的
9 n7 ~4 R5 n. `* ~/ }0 e/ t+ m只不過  這一部分  只不過分想者並不多
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6#
發表於 2007-7-30 18:08:57 | 只看該作者
我現在還在初學階段
& G# k5 g  y+ p% M5 F( K想了解的是比較詳細的佈局規則跟內容
2 u& Q2 T! r* E/ h3 a2 F9 F例如:要以什麼來畫電阻會比較好?電阻值要如何電算?跟邊界有何關係……這類的
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7#
發表於 2007-7-31 11:40:25 | 只看該作者
想了解layout的基本電路元件 guardring transistor resistor contact...等的新的方法,現行的device gengerator有P-cell,MCell都有針對此來簡化layout在基礎電路所花的時間.
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8#
發表於 2007-8-17 11:38:17 | 只看該作者
我是個新手,想了解一些關于layout的布局擺放,以及具體需要注意的問題* W' z. [  ~  S- f+ m0 S* t2 Y: z
希望能和大家一起進步
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9#
發表於 2007-9-5 12:33:52 | 只看該作者
製程相關技術 -- 有哪些新的及特殊的製程;及元件的物理特性和寄生效應) z: x% R* [* J7 U; y; n$ }. V! P5 B
電話的動作原理  -- 對電路沒一些最基礎的了解,layout會不知何畫起
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10#
發表於 2007-9-5 18:33:41 | 只看該作者
這個版 從 主題:帖數= 132:1308 的比率來看,如果真要對大家都有所幫助的話(除了好康相報之外),討論區是否到了該有所調整的時候?!
# z* y. R' E$ ^: t: S
9 P& F( F/ I2 p2 m8 a6 }$ U先前有先進建議區分成:Fully Layout + APR + Physical Verification (整個  Backend): p/ h; ^" H" F9 i% z
也有友站區分成:
: ?2 m# Z' O2 D5 Z: G% O" [4 z4 N2 n
Circuit & Simulation, U9 t! [& r2 T: W$ S
Circuit architecture / Composer / Simulation / Analysis & others related to circuit design
. X* C6 s& h" `: ?  o; o. w1 A; e: h2 r+ G
Layout & Verification: f% W7 v5 F% C* y$ X$ N
Layout design / Tool / DRC / LVS / XRC / Place & Route / Reverse engineering & others related
9 V4 o, N6 Z* {0 G# L& O1 r  [
7 ~* f. l8 B1 @/ }% cLanguage & Programming
; p3 f  B& Q# |, I/ Q- `6 _7 n3 sVHDL / Verilog / Testbench / Synthesis / Tool / VI / AWK / UNIX cmd, etc.! f& s$ G- e3 e* y( O3 ^7 j

2 s* b* V1 g0 g: b' h: cGeneral Topics9 P" e( q" ]4 d" h; ~. E
Roadmap / Direction / Discussion / Story, etc. Any other topics related to IC design and layout.

4 s7 c# l8 {: o; g. r0 W6 u7 x$ h5 ?7 I' f1 A
長知識靠大家!大家以為如何?
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11#
發表於 2007-9-10 05:06:33 | 只看該作者
對初學者的我來說,calibre 驗証中的DRC  LVS 的錯誤訊息及設計規則中的command file 內容是否全看的懂 ?為應徵 工作前必須務必作到的!
7 \9 _" v& L, {. E$ [$ V9 c  A像drc  lvs  裡的除錯訊息 似乎非直接以一段完整的英文清楚表示那裡出了問題。
  H/ g" H" M: j( g3 ~) R小妹希望能徹底了解除錯訊息 所要表達的意思!
6 i* k( s9 K$ v而像drc的command file裡有說明了所有的各層材質間的設計規則 ,如間距、寬度 等等!, T: E% i$ b5 B9 d0 @8 @2 [# T5 g
如果看的懂內容  就不用一直測試 各層材質間的距離多少等等!" Y  H; s! |: a. x" y  N
但這裡就是搜尋不到有關 所有訊息 所表達意思的文章!
. Z, v) j6 k0 Q( z0 I小妹是想徹底了解跑calibre時  錯誤訊息所表達的意思^^
! _" F/ j6 n  a1 n9 n/ U" J/ K- y! [相信能讓初學者除錯能力升上許多  是吧^^

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chip123 + 3 勇於求知!多問多看囉!

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12#
發表於 2007-9-10 13:41:52 | 只看該作者
原帖由 君婷 於 2007-9-10 05:06 AM 發表
  O4 f7 \7 q; `( ^, H7 A  j對初學者的我來說,calibre 驗証中的DRC  LVS 的錯誤訊息及設計規則中的command file 內容是否全看的懂 ?為應徵 工作前必須務必作到的!% Z. u4 {- S9 {4 {5 K9 b2 m
像drc  lvs  裡的除錯訊息 似乎非直接以一段完整的英文清楚表示那裡出了 ...
& }- b7 ?! d' d' t4 t

( H; ?' V. _5 x: e$ ~關於DRC的錯誤,說真的不應該以cmd file 的為準,應該是以fab的TLR(topological layout rule)為準" M2 x' l/ ^; @; h
因為那是正式的文件,cmd  file 正常來說應該是要可以將錯誤完全找來,但是cmd的寫法因人而異,
# a$ n3 z; J! h8 H5 R1 L( C0 w8 p4 ]所以有時會有誤判的時候,由cmd 去找rule這好像反過來了。/ p+ W- N- j/ x9 I& H0 ?' C

+ f& I4 M! }; B$ m% X! ?3 I" y建議應該是先找文件,邊畫邊查,或是看完了再畫,這個看每個人的習慣。
8 Z) [$ n! [  u$ }+ b1 K; f% \* A4 [! @. @' R
LVS的部份這個比較難說明,很多是經驗找出來的,所以下面的說明看不懂的話請多包含(個人表達能力不太好)$ X# Q" k. s* e$ v, K
2 o7 ~* A# }: H
LAYOUT   _) b+ d7 P7 p( m; c6 }5 }
最TOP的cell打的text,跟相對應的metal接觸到之後算成一個port點;對應於netlist 最top cell的pin點
" [7 y: Q7 {# w2 U8 E! c6 Aex:
7 c/ v4 F. g: q0 n2 v6 k
+ h1 c& d$ \( P  Q# Ylayout 的cell上面打了top  metal 的text A、B、C、VDD、VSS、clock
% T0 X$ n8 h7 ^8 S& x- f在netlist 的top cell看到的
+ o1 A7 u  ]$ U0 h- J( i.subckt topcell A B C VDD VSS clock! d) R( O; `7 \) Y3 M4 j8 W- q9 {

0 c1 ]9 B2 X  X  F1 U9 d& j' L以上應該相符合
7 w8 r9 p9 T  p# K# R- Y+ l# R
3 ~8 e' h' j, N# C/ ?如果一邊有缺在lvs 就會出現 多出來的port 看是在layout 還是在netlist$ V+ b7 y* u% L  G% H
===========================================
% z4 G; Y# ]  h+ C  G5 J% kport對了後先解short問題,vdd&vss有short這就不用玩了
( ~, \% O" Q$ R4 W這個部份只能看report highlight的部份去看了這個真的看個人的眼力@@
1 c1 B+ S' D+ d, f" ]6 s) ~/ @6 U) ^+ [6 ^7 u- T- S
再者看有沒有soft connect
1 x# k9 @: Q  N1 I& C3 ^這個部份在有多組電源名稱時會發生+ _2 I2 M$ g8 Z" j$ Y6 P
ex : DVDD DVSS for 數位% Q- F7 S, W( w/ W6 M
      AVDD AVSS for 類比
# H( I" u4 T$ P: n) Y      VDD33 VSS33 for IO ring使用& S/ r! l8 l5 b1 a" q1 U: \

% F* f9 p& Y1 n! |) M正常gnd在sub 實際上都是接在一起的,但是在這個情形下會產生在底層short的情形, P# r3 ~/ h' a1 K& T
現在的cmd通常會有一層psub2 或是相關的層用來把sub切割成二塊,以利LVS的進行。
4 b" |5 c2 d" H: X==================================================: D4 g% }. h! I
其他一些比較平常的狀況
% ?6 T& r& O- Y& `, ?layout 上2條net對上 netlist上面的1條net
1 B# Q3 w1 W* w- h4 B===>通常是open掉了
$ U" ]) \6 h* playout 上一條net對上 netlist上的2條net 4 k+ W6 g' Q* j1 U4 s: g0 \* X7 Q
===>應該是short到了
0 Y  _* I' W( X. Y0 M# C% H2 P* G" V' @3 b/ j3 [! ?
2對2 互換的線0 j* A9 R1 T! k# s9 x
你應該是接錯了,換回來吧,不然就是一種情形gate的設定是不是有change到
2 P. t/ o) R9 y0 o, Z這個是在串連時常會發生,雖然function可能是相同的,但是還是換回來比較好。
/ `8 Y* T0 m5 J$ ?這個好像在cmd 有選項可以調整的3 t& T% |7 w7 j- |% d- I' B+ B3 Q
==================================================- d! @) Z4 J! p7 e0 H( u
有時候看看文字的report上面會有很多訊息的,但是不知為啥很多人不喜歡去看....?_?9 J) _4 o2 c2 }, D9 k, W
是覺得煩還是看不懂?. g% i. o* E' a& l4 Y0 ?( L
像一個nand2 看是認出來為一組p並連,n串連...有可能是沒吃到power或是gnd,6 s8 E1 H/ @2 w4 L6 g6 h$ d9 k1 d
因為基本的閘應該都會被找出來呈現的,像nand2, nor2, Inv, 這些。
. n- P/ q8 R' i# i) d. t) D==================================================
6 s9 Z3 v$ U0 `- }! `7 @2 `0 u
$ V$ E: ~0 d1 x1 M: r! V個人在工作上是用calibre的,上面僅供大家參考....LVS的除錯有時用說的真的不容易表達
9 _, Q; x- U! M4 E& l: u- u+ O  W希望對大家有的助益。

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13#
發表於 2007-9-10 18:49:29 | 只看該作者
很高興有使用calibre的人回答經驗!
$ j( }! K. ]  q, F4 F小妹剛學畫layout時乃利用drc時的錯誤訊息來得知各層材質間的最小距離後才作資料記錄起來,然後發現drc、lvs 好像都是根據command file撰寫出來的規則,所以才想要了解command file內容來得知設計規則,就不用像剛開始一直利用除錯來辛苦得知最小rule 。
- p8 M: i9 G. s) Y. F. G4 d2 {  r  S. H" R  q- m
但fab的TLR(topological layout rule)  請問我要去那裡查呢? 是要與晶圓廠要嗎? 因為我很想知所有規則免的我浪費時間 測式 各材質間的距離 寬度等.../ U% r* c9 p9 H, ~$ g
還有command file好像各EDA  軟體的  撰寫語法似乎不同,所以並沒作者為它出書 讓大家看的懂
; H$ K$ F) `3 t  H9 t- t" b6 Ncommand file內容吧 ?
5 I/ ], H- C2 M7 F2 X; T我只知 自強基金會 的ic佈局課程中有教,但真的都沒出書或網路有詳細教學的嗎^^
; g0 O6 p; b1 I$ `目前暫時還沒找到呢!1 T% [! B7 b; @1 g# ~
這是小妹目前的疑惑,相信很多與我一樣的初學者應該也會遇到這樣的問題及想法 謝謝^^
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14#
發表於 2007-9-11 11:53:35 | 只看該作者
TLR...跟cic應該要得到吧,要不到就很其怪了,沒這個正常不能去layout的。
. k1 z4 L/ \* s$ |; i, @' ^; Y; W這個在公司還是算機密的文件...因為這個是公司跟fab簽約後才可以download的。4 ^* Q# X* x8 K* l$ g
( X% V; b3 A  e7 w4 }' g  l
各種EDA的cmd 寫法是有些不同,但是很多部份是用羅輯運算的,其實看起來是不會差太多,0 w3 B5 G$ k# `8 f" ~, H6 C* v% K* [
只是一些指令的不同。
' I# y  c' q" v! g8 ~) ]5 ^8 P# ]5 p5 ]: p8 h2 d" Z4 e
這個部份真的沒看過有書@@,因為每個製程不全然相同,而指令的部份通常有說明書...
& |1 I" n9 B5 @: K所以這個部份主要是查指令的工具書看他的寫法吧。
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15#
發表於 2007-12-19 19:14:45 | 只看該作者
小弟我比較希望知道的是未來發展的前景吧,畢竟努力去學習的東西
9 ?" V- g# t7 {6 _9 x7 T0 R在未來竟然會被拋棄,那倒不如不要學。
+ O! |7 ]0 E+ u$ s因為我現在真的滿害怕以後會選錯道路(包括LAYOUT)萬一以後畢業
6 c" `( y7 Q8 T找不到工作該怎麼辦,即使技術非常好,但是市場需求已經達到飽和值。
, S/ M5 z$ o9 v那不就是拼命唸電機卻換來了失業嗎,只不過目前有關LAYOUT的未來似乎討論的並不多。
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16#
發表於 2008-2-5 20:20:09 | 只看該作者
我作為一個RD 最想了解的是
8 N* L  R5 {) V2 MLAYOUT在畫不同類型的電路時. o4 O9 ?& s+ B! w7 J; P' n
佈局的方法是否會有所不同?0 e* k4 s/ C. l* [1 V. i. p
) `+ v7 t3 p" ]' t+ S  m# \
還有LAYOUT為什麼可以一眼看穿這個電路的連接方式
8 Q" r  N' N4 j! V$ X4 U* X& l但是我們這些很少看LAYOUT的RD 就會被一大堆顏色* G: w% q* Q3 R0 m; G% b! l
給迷惑住.
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17#
發表於 2008-3-25 09:47:58 | 只看該作者
希望可以學到layout上的技術~, f- F1 U4 Y1 t6 R8 g! t8 m
像看到一個電路,就可以快速看得出來最後大概的圖形架構!!
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18#
發表於 2008-7-17 07:51:50 | 只看該作者
我想除了可以很快看懂 LAYOUT之外& S5 v2 w, s  q
還要懂得如何 畫 RLC 與 MOS 才能夠抵抗PROCESS VARIATION 的技術
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19#
發表於 2008-12-4 20:58:41 | 只看該作者
有人教有好项目,学的才是最快!
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20#
發表於 2008-12-30 13:29:32 | 只看該作者
哪个方面都想要了解。。。我发现我什么都不懂。
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