電路模擬上最頭疼的問題

andy2000a

不同 case 要分開說
  T9 m! j+ k! S: d5 F1 f/ b
SOC design : digital 很多 analog 一部份 .. co-sim 要很久  因為 兩邊要互相等  萬一 analog 很慢
  l9 _: e- Y+ d7 B6 e8 j. e   但是 不跑又不太行 , 除非使用 behavior
3 f) ]6 ?/ K" W0 @, j9 CHDL :  如果電路大 post-sim要花不少時間
8 s4 u+ ~( M4 h0 manalog :  不準  就算 hspice 還是一堆不準 , 還有 postsim  還有會發散  
RF :  noise 問題吧