你用哪家的FPGA EDA工具？

chip123 · 發表於 2006-10-3 09:30:25

這結果會和以下這份調查報告接近嗎？

最新FPGA調查出爐　時序預算為工程師主要挑戰
上網時間 : 2006年09月30日
http://www.eettaiwan.com/eealert ... ick_from=1000010815,8778530760,2006-09-30,EETOL,EENEWS

工程師們對EDA供應商的總體印象為何呢？所有三個地域的回應者都對技術、易用性和支援度表示非常肯定，但是對價格、授權費用以及互通作業性方面的評價較低。與去年相較，北美的工程師對軟體品質的滿意度明顯提高。
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賽靈思(Xilinx)是本次調查中用戶範圍最廣的EDA供應商，93%的北美工程師、88%的歐洲工程師以及91%的亞洲回應者都表示正使用該公司的工具。按使用人數多寡排名，在Xilinx之後依次是Altera、Synplicity、Mentor Graphics、Cadence、Mathworks、Synopsys、Actel、Lattice和Aldec公司。北美工程師使用賽靈思和Cadence工具的情況最為普遍。

tk02561 · 發表於 2014-8-18 14:11:07

美高森美高級產品線行銷總監 Shakeel Peera表示：“我們推出Libero SoC v11.4設計軟體的首要目標是藉著各種改進的設計精靈、編輯器和腳本引擎 (scripting engine)，以及大幅改善的執行時間可靠性，創造增強的易用性和設計效率。這些大幅改善的性能將可協助我們的客戶將其建基於FPGA的解決方案更快地推出市場。我們還希望可利用規模大且日益增長的企業Linux作業系統安裝基礎，並經由全面的Linux設計流程來為客戶提供獨立運行整個設計的能力。”

關於Libero SoC v11.4在生產力和易用性的改善

執行時間改善
- 佈局執行時間減少多達35%
- 定時分析執行時間減少20%
- System Builder和SmartDesign Generation現在比以往快兩倍
- 檔案匯入現在比以往快兩倍

程式設計特性
- 創新的FlashPro5程式設計硬體和FlashPro Express程式設計工具，同
時支援簡化的生產線程式設計及全面支持Linux

模擬流程改善
- 在任何設計層級支持模擬測試

I/O編輯器和文字編輯器的強化
- 過濾、多行編輯、句法醒目標示、註解和區塊崩潰（block collapse）

tk02561 · 發表於 2014-8-18 14:10:36

美高森美新型Libero SoC v11.4軟體改善執行時間高達35%，大幅提升FPGA設計生產力
藉著改善後的SERDES設計精靈、 I/O編輯器和腳本工具，連同針對Linux開源作業系統的完整設計流程支援，實現生產力的提升

功率、安全性、可靠度和效能差異化半導體解決方案的領先供應商美高森美公司(Microsemi Corporation，紐約納斯達克交易所代號：MSCC) 宣佈推出最新11.4版本Libero系統單晶片(SoC)綜合設計軟體，用於開發美高森美最新一代FPGA產品。

美高森美新型Libero SoC v11.4可改善其獲獎的SmartFusion2™ SoC FPGA和IGLOO2™ FPGA之設計流程執行時間，時間多達35%。新產品藉由強化後的SmartDesign圖形設計畫布、改善過的文字編輯器、設計報告和約束編輯器功能，以提供更高的設計效率。改善後的SERDES精靈具有新的時鐘選項，可以提高混合串列資料速率的靈活性。這些新的設計效率可降低美高森美客戶設計創建的複雜性，為建基於FPGA的設計帶來更快的上市時間。

自2013年推出用於SmartFusion2 和 IGLOO2 FPGA 產品的Libero SoC v11.0版本後，美高森美的Libero SoC 設計軟體已獲得廣泛的使用及支援，而到目前已經擁有超過44,000個授權。這些成果主要都是源自於美高森美FPGA 產品所具有的內在價值，目前這些FPGA 產品已在通訊、工業、航太及國防等主流應用中取得極具競爭力的地位。

最新版本Libero SoC v11.4軟體的重要新增功能是針對Linux開源作業系統的完整設計流程支援。與軟體搭配一起推出且易於使用的新FlashPro Express工具，為Linux作業系統的設備實現了程式設計和除錯的功能。這些功能為系統架構師和設計人員提供了額外的效率，可讓他們在整個設計流程中處於相同的開發環境中。

tk02561 · 發表於 2014-5-29 12:34:30

台積電北美總監Chen-Chung Chao評論表示：「台積電是第一家在55 nm製程技術上提供嵌入式快閃記憶體的晶圓代工廠，我們非常高興與Altera這樣的長期合作夥伴一起工作，在MAX 10 FPGA上實現這一種技術的產品化。我們開發的55 nm嵌入式快閃記憶體製程支援很多終端市場上需要深度非揮發性整合的應用。」

MAX 10 FPGA降低了系統整體成本以及電路板複雜度。低成本元件系列結合了非揮發性、暫態接通功能和多種高階功能，包括，數位訊號處理、類比功能、Nios® II嵌入式處理以及外部記憶體介面等。對於電路板設計人員而言，MAX 10 FPGA與Enpirion電源管理解決方案相結合，其小外形封裝、單晶片整合特性更具吸引力。這些功能使得MAX 10 FPGA非常適合應用於很多終端市場，包括：

• 汽車——品質、可靠性和整合是汽車應用領域最突出的因素。採用55 nm嵌入式快閃記憶體的MAX 10 FPGA非常適合滿足汽車工業嚴格的安全和品質標準要求。MAX 10 FPGA不需要外部配置元件，啟動時間非常短，適合高階輔助駕駛系統（ADAS）中後視攝影機等暫態接通應用。MAX 10 FPGA強大的平行處理能力結合嵌入式快閃記憶體也非常適合電動汽車（EV）、馬達控制、電池管理，以及電源轉換等底層支撐應用，透過低成本馬達和數量較少的外部元件，其快速控制迴路和較高的轉換頻率確實降低了系統成本。
• 工業——在工業控制應用中，MAX 10 FPGA能夠非常精確的感應環境狀態，透過即時控制處理功能進行回應。小外形封裝的單晶片FPGA大幅地增強了系統效率，其應用涵蓋了馬達控制和I/O模組直至物聯網（IoT）感測器處理和機器至機器（M2M）通訊等。
• 通訊——MAX 10 FPGA非常適合通訊系統應用，輔助開發多種電路板元件，管理電源排序以及I/O擴展。

供貨資訊
客戶現在可以申請beta版Quartus II軟體和早期使用文件檔案，立即開始MAX 10 FPGA設計。可以聯繫您當地的Altera業務代表，或者瀏覽www.altera.com/max10fpga，獲得軟體授權，並進行下載。2014年第三季，元件和開發套件應用成熟後，Altera將發佈MAX 10 FPGA的詳細資訊。

tk02561 · 發表於 2014-5-29 12:34:12

Altera為下一代非揮發性FPGA提供早期使用軟體 MAX 10系列革新非揮發性FPGA整合方式，適用於大批量工業、汽車和通訊應用

2014年5月28日，台灣——Altera公司（Nasdaq: ALTR）今天宣佈，為Altera最新的第10代FPGA和SoC系列產品之一——MAX® 10 FPGA，提供Quartus® II beta軟體和早期使用文件檔案。採用台積電（TSMC）的55 nm嵌入式快閃記憶體製程技術，MAX 10 FPGA在小外形封裝、低成本和暫態接通可程式設計邏輯元件中採用了先進的製程，是革命性的非揮發性FPGA。提供軟體支援和產品文件檔案，客戶可以立即開始他們的MAX 10 FPGA設計。

Altera最近完成了首批MAX 10 FPGA投產，與台積電合作將於2014年第三季向客戶交付非揮發性FPGA系列產品。矽晶片和開發套件完成後，將會公開MAX 10 FPGA的詳細資訊。現在可透過Altera的MAX 10 FPGA早期使用計畫向客戶提供早期使用文件檔案。

Altera產品市場資深總監Patrick Dorsey評論表示：「正如我們在去年所發佈的訊息，我們所重點關注的採用嵌入式快閃記憶體技術的FPGA，是第10代系列產品的關鍵產品之一。透過對MAX 10 FPGA的早期使用，客戶現在能夠同時使用功能強大的FPGA處理技術和嵌入式快閃記憶體技術的非揮發特性。」

參加MAX 10 FPGA早期使用計畫的合格客戶可以透過Quartus II軟體，運行設計編譯和時序分析，迅速開始他們的設計。為客戶提供早期使用軟體，他們能夠更快的將產品推向市場，實現大批量應用，這些應用一般需要先進的處理能力以及較低的系統成本和功率消耗。

mister_liu · 發表於 2014-4-18 08:38:41

加強工具功能

用UltraFast設計方法是提升生產力的最佳作法，關鍵在於能否用正確的方法來約束設計以達到快速的時序收歛。Vivado設計套件2014.1版可透過全新互動式的時序約束精靈自動加入正確的建置約束條件。精靈套件內的智慧型功能會要求Vivado設計資料庫取得時脈結構和通常來自IP再用而產生的約束條件，然後會引導使用者用正確的方法對設計的其他部分加以約束。

Vivado設計套件2014.1版還配套推出全新的Xilinx Tcl Store，可讓設計社群自由發布和分享能發揮有用功能及提升生產力的描述指令。在Vivado整合式設計環境中即可使用這個工具指命語言 (Tcl) 線上商店，並能提供一個開放原始碼庫，讓設計人員可以使用能夠發揮Vivado設計套件核心功能的描述指令，也可讓設計工具專家分享提升大型使用者社群作業效率的程式碼。Tcl應用程式從即日起上市，可提供客製化報告、分析、最佳化功能、工具流程控管和各種設計變更。

Vivado高階合成

當Vivado高階合成法 (HLS)用於現今各種無線通訊、醫療、國防和消費性應用的先進演算法中，以加速IP建置，可讓C、C++和System C規格在不需手動建置RTL的情況下，直接用於Xilinx® All Programmable元件。Vivado IPI ( Vivado IP Integrator) 和Vivado HLS的結合可有效降低各種開發成本，其成本相較於採用RTL方法可降低15倍。

隨著Vivado設計套件2014.1版的推出，Vivado HLS現在可提供初期的OpenCL核心支援。OpenCL可為編寫用於異質平台的核心提供架構和程式語言，現在可以順利轉換成Xilinx All Programmable元件中的IP。此外，這個版本的Vivado設計套件可藉由全新的線性代數函式庫將Vivado HLS的用途延伸至各種訊號處理應用，可快速建置C/C++演算法的IP，其中需要丘列斯基(矩陣)分解 (Cholesky decomposition)、奇異值分解(SVD) 、QR因式分解和陣矩乘法等多項功能。

供貨時程　

即日起，使用者可從www.xilinx.com/download下載Vivado設計套件 2014.1版，所有賽靈思 SDK(軟體設計工具)和賽靈思IP軟體相關更新請參考相關發布說明。另可註冊觀看Vivado設計套件的線上訓練課程，運用UltraFast 設計方法和 Vivado設計套件的目標參考設計馬上提升設計生產力。

mister_liu · 發表於 2014-4-18 08:38:36

ivado設計套件 2014.1版新增自動化UltraFast設計方法和OpenCL硬體加速功能大幅提升生產力
全新版本有效加速7系列和UltraScale All Programmable元件的執行時間提供更佳的QoR、OpenCL核心支援並自動導入UltraFast設計方法

美商賽靈思 (Xilinx, Inc.；NASDAQ：XLNX) 今天宣布推出業界唯一支援SoC加強型開發環境的Vivado®設計套件 2014.1版。全新版本的Vivado設計套件可為UltraFast™設計方法增加自動化功能，並可為所有元件提供平均快25%的執行時間和5%的效能提升。此外，2014.1版另一項新功能是在Vivado HLS (高階合成)中增加OpenCL核心的硬體加速功能。

目前已有超過2,500家客戶接受過UltraFast設計方法的訓練，另外UltraFast設計方法教學影片也有30,000次觀看次數，賽靈思將持續提升此設計方法的知名度和採用度，以增加系統設計師的生產力。設計團隊運用UltraFast設計方法，相較於沒有使用UltraFast設計方法的設計專案，可將設計時間從數月縮短到數週即可完成。

現在全新第二版本的 Vivado設計套件中的 UltraFast設計方法可支援28奈米的7系列和20奈米的UltraScale™元件。UltraScale架構在全面可編程架構的基礎上採用先進的ASIC技術，實現數百 Gbps的系統級效能，並以全線速支援智慧型處理技術，可擴充至terabit級和 teraflop級浮點運算技術。新款設計方法也內含了使用Cadence、Mentor Graphics和Synopsys流程的高階合成、部分重新配置和驗證作業。

ritaliu0604 · 發表於 2013-12-11 08:49:10

新思科技公司(Synopsys） IP與系統行銷副總裁John Koeter表示：「新思科技全面整合軟硬體的HAPS®原型系統中，已採用了賽靈思六個世代的元件。我們期待藉由結合賽靈思Virtex UltraScale VU440元件的功能性與HAPS的獨特系統設計能力，將可提升整體的系統效能與容量，進而為早期軟體開發、軟硬體整合與SoC系統驗證提供更高的生產力。」

   Virtex UltraScale系列產品新增了可重編程的功能，為客戶帶來全新等級的效能、系統整合度和頻寬。ASIC級的架構讓Virtex UltraScale VU440元件的可擴充性成為可能支援新一代佈線方案、類ASIC時脈、電源管理功能、突破晶片互連技術效能瓶頸並確保關鍵路徑最佳化，進而讓使用率高達90%。除了主要架構模塊的重大改進之外（如頻寬更寬的多工器、高速記憶體和支援33G的收發器，也新增領先業界的整合式100Gb/s 乙太網路MAC和150Gb/s Interlaken IP核心）上述這些元件還可利用全線速的智慧型處理功能達到每秒數百gigabit傳輸速度的系統效能。

   安謀國際 (ARM)硬體加速部門總監Spencer Saunders表示：「安謀已用了先前好幾代的Virtex FPGA產品為我們的IP進行驗證。UltraScale產品在架構上的創新和Vivado設計套件的結合可達成超越以往的更高使用率與效能。 Virtex UltraScale有驚人的邏輯閘容量、優異的序列頻寬與充裕的 I/O針腳，成為協助我們快速發展新一代IP產品的絕佳選擇。」

   第二代堆疊式矽晶互連 (Stacked Silicon Interconnect, SSI) 技術是Virtex UltraScale VU440元件在頻寬與容量皆能領先業界的重要關鍵。第二代的SSI技術以台積公司的CoWoS製程技術為基礎，晶粒之間的頻寬是原來的五倍以上，同時擁有跨DSP slice邊界的統一時脈架構，能為設計人員提供虛擬單晶片的設計經驗。歸功於賽靈思的SSI技術，讓賽靈思能夠提供比其他競爭產品大二至四倍的業界最大容量元件，並且持續超越摩爾定律對於IC上容納電晶體數量與效能的預期。賽靈思於2011年在其Virtex-7 2000T元件中首次採用SSI技術，該產品也是當時全球容量最大的，內建有68億個電晶體，並提供了多達200萬個邏輯單元，等同於2,000萬個ASIC邏輯閘。

　　賽靈思UltraScale系列元件採用業界獨一無二的ASIC級可編程架構，具有 ASIC級的優勢，能將20奈米平面製程擴展至16奈米FinFET技術，並可從單晶片進展到3D IC。結合台積公司的頂尖製程技術和ASIC級Vivado®設計套件之協同最佳化，以及日前推出的UltraFast™設計方法，賽靈思得以實現1.5倍至2倍的系統級效能表現與整合，達到超越市場發展一到二年的領先優勢。

   支援賽靈思UltraScale系列元件的Vivado Design Suite 2013.4以及完整的相關技術文件目前已於www.xilinx.com/virtex-ultrascale  正式上線。欲瞭解更多UltraScale架構相關資訊，請瀏覽www.xilinx.com/ultrascale。Virtex UltraScale系列元件預計將於2014年上半年正式出貨。

ritaliu0604 · 發表於 2013-12-11 08:48:58

Xilinx推出440萬邏輯單元元件　將業界最高元件容量翻倍密度優勢領先整整一世代
Virtex UltraScale採用先進3D IC技術擴大元件密度領先優勢元件密度領先幅度從28奈米世代的兩倍躍升至20奈米世代的四倍提供客戶超越製程節點的優異價值

   美商賽靈思(Xilinx, Inc.；NASDAQ：XLNX) 今天宣布推出一款內含440萬邏輯單元的全新元件，其邏輯單元數量再次突破業界紀錄，為目前業界最高容量元件Virtex-7 2000T的兩倍以上，成功在高階元件市場連續兩個世代保持領先優勢，並為客戶提供超越製程節點的優異價值。作為賽靈思今天推出全新All Programmable UltraScale™產品陣容的最高階產品，Virtex® UltraScale VU440 3D IC元件讓賽靈思在元件密度的領先優勢從28奈米世代的兩倍翻倍到20奈米世代的四倍，使這款元件的容量超越其他所有可編程元件。VU440元件採用最先進的3D IC技術，在20奈米製程節點上提供的效能已經超出了其他公開發佈的競爭性14/16奈米製程計畫。

   Virtex UltraScale VU440元件為新一代生產與原型製作應用提供等同於5,000萬個ASIC邏輯閘的優異效能，樹立了全新的產業標竿。20奈米Virtex UltraScale 元件同時也為400G MuxSAR、400G轉發器，以及400G MAC-to-Interlaken 橋接器應用的單晶片實現方案提供了最高的系統效能和最大頻寬。

tk02376 · 發表於 2013-10-28 13:20:43

Vivado Design Suite 2013.3版本透過加強IP整合讓套件更簡單易用，並提供超過230個LogiCORE™和SmartCORE™ IP核心。這次版本升級可讓設計和賽靈思的IP都可做到整個系統的協同最佳化。例如設計人員現在可以在他們的整個設計中與Ethernet MAC或PCIe®等互聯IP分享時脈資源。IP的升級也可以針對IP內的收發器除錯連結埠　(Debug Port) 進行簡易的高層次存取。在Vivado邏輯分析器加入全新功能後，設計人員則可對運行中的AXI系統進行完整的讀取與寫入作業；更可以進行硬體除錯，運用先進的觸發功能偵測和擷取複雜的事件。

   這個最新版本也透過版本控制系統讓IP整合變得更容易，並運用Cadence Incisive Enterprise模擬器和Synopsys VCS模擬器將驗證流程自動化。

局部重新配置

      Vivado Design Suite 2013.3版本也可支援局部重新配置，之前已獲眾多客戶採用並透過ISE設計套件成功地創造了很多設計。局部重新配置技術可在有需要時藉由動態交換功能讓元件資源獲得更好的運用；它也可降低功耗，並可在系統平常運作的同時進行現場更新，毋須停擺作業。

      Trendium公司韌體研發經理Stephen Frey表示：「我們在賽靈思7系列的元件上運用了Vivado中的局部重新配置功能，讓我們成功打造出系統級的晶片架構，並可同時達到PCI Express®的要求。局部重新配置可讓我們在不需中斷PCI Express連結的情況下，為網路存取代理 (Network Access Agent) 平台交換協定分析模組，因而可更有效率地運用賽靈思元件。這個方法也為現有的硬體提供升級方法，可藉由全新模組進一步加強產品的功能。」

供應時程

      即日起設計人員即可至www.xilinx.com/download下載Vivado Design Suite 2013.3版本，並可上網參加Vivado設計套件的網路訓練課程，同時運用UltraFast設計方法和Vivado 設計套件的目標參考設計馬上讓設計生產力即時躍升。

tk02376 · 發表於 2013-10-28 13:20:27

Xilinx Vivado 2013.3版以最新UltraFast設計方法、新一代隨插即用IP與局部重新配置功能大幅提升生產力

　　美商賽靈思(Xilinx, Inc.；NASDAQ：XLNX)今日發布Vivado Design Suite 2013.3版本，提供全新的UltraFastTM設計方法、加強型隨插即用IP的配置、整合與驗證功能，以及局部重新配置 (Partial Reconfiguration) 功能。Vivado®設計套件與賽靈思的All Programmable元件進行了協同最佳化，是可編程業界唯一一款SoC加強型設計套件，能夠解決系統級整合、建置與執行的生產力瓶頸。

自動支援最新UltraFast設計方法

為了加速設計週期並提高其可預測性，Vivado Design Suite 2013.3版本包含UltraFast設計方法內建的自動化關鍵功能，其中設計規則檢查(DRC)可在整個設計週期中為工程師引導設計作業，並有硬體描述語言及規範樣式，帶來最佳品質的設計結果。

加強型隨插即用IP配置、整合與驗證功能

賽靈思自2012年推出隨插即用IP計畫後，即運用IP-XACT、IEEE P1735加密技術和 AMBA®AXI4互聯傳輸協定等業界標準加速IP的整合。今年稍早時Vivado設計套件藉由提供業界首個內建IP整合器的隨插即用IP設計環境，大幅突破了RTL設計的最高生產力。

tk02561 · 發表於 2013-5-17 08:09:57

朝陽科大校長鍾任琴表示，對於ALTERA公司及友晶科技此次的慷慨捐贈深表感謝，並鼓勵朝陽師生充分善用這些得來不易且豐富的資源與設備，藉由「EDA/SOPC聯合實驗室」的成立，該校於合作期間享有免費軟體更新權利及最新專業教材，朝陽師生不但能與業界使用的軟硬體平台同步運作，有效縮短學用差距，與產業緊密結合，亦可擁有與世界眾多名校同步之教學平台，與國際一流大學無縫接軌。

　促成此一合作案之朝陽科大資訊與通訊系林進發老師表示，此次獲得ALTERA贊助的軟硬體，結合聯合實驗室內的 40 套 ALTERA DE2-115 FPGA Development Kit、DE0-Nano FPGA Development Kit與Multi-touch LCD Module 高階平台，除了能協助師生進行 SOPC / EDA 的前瞻研究外，亦可充實大學部與研究所相關課程，預期朝陽科大資訊與通訊系與校內相關領域老師，將可更進一步利用ALTERA的先進技術，在資通訊應用、汽車電子、醫療照護等相關領域之系統晶片軟硬體技術之研發，配合所開設的相關專業課程，預計將可培育更多的專業人才，以符合現今產業所需。

　朝陽科大資訊學院院長陳榮靜表示，友晶科技此次特別爭取捐贈該校之軟硬體設備包括 Quartus II 開發軟體、SOPC Builder、DSP Builder、MegaCores、Signal Processing MegaCore ，總值高達新台幣 1.2 億元，以及 10 年的軟體免費授權與更新，目前全球已逾一千多所大學及研究單位以友晶DE系列平臺成立了聯合實驗室和培訓基地，相信可提供師生完整豐富的教學資源。而朝陽科大主任秘書許光華亦表示，此一聯合實驗室建置完成後，朝陽不僅可以發展處理器設計、數位電路設計、數位訊號處理、與多媒體晶片開發等相關領域，老師更可彈性運用聯合實驗室資源，規劃出更適合的教學實驗課程，而學生亦可使用與業界同步的 FPGA 開發平台，設計出可上市產品，培養創造力與自信，在未來競爭及合作的世界舞台上更提供優勢。

訊息來源：朝陽科技大學

tk02561 · 發表於 2013-5-17 08:09:53

朝陽科大與全球知名晶片開發公司ALTERA簽約　成立聯合實驗室跨入國際產學合作

簽約貴賓與朝陽師生合影。

(20130516 17:46:51)為支持台灣 EDA/SOPC 技術教育的提升和發展，朝陽科技大學在台灣友晶科技協助下，加入全球知名晶片開發公司美商ALTERA「全球大學計畫」，於5月16日正式成立「EDA/SOPC 聯合實驗室」，並完成簽約暨揭牌儀式，為該校跨入國際產學合作教學平台，樹立新里程碑。

　美商 Altera 公司台灣區業務經理吳東霖表示，所提供之軟硬體設備總值達新台幣1.2億元以上，合作期間該校並享有免費軟體版本更新權利，讓師生可以使用最先進的技術進行研究、教學、產學合作，同時亦能藉由網路上許多的公開資訊與世界名校接軌。

amatom · 發表於 2013-3-7 13:37:59

台北2013年3月7日電 /美通社/ -- 全球高性能信號處理解決方案領導廠商Analog Devices, Inc. (NASDAQ：ADI)美商亞德諾公司，其 FPGA 開發平臺相容的 FPGA 夾層卡（FPGA Mezzanine Card，簡稱為FMC）系列採用 JEDEC JESD204B SerDes（串列器/解串器）技術，最近該系列推出新品 AD9250-FMC-250EBZ 套件。數位和類比設計人員可以利用 AD9250-FMC-250EBZ 套件簡化並快速完成高速 JESD204B ADC-FPGA 平臺的原型開發。

AD9250-FMC-250EBZ JESD204B FPGA夾層卡套件簡介

AD9250-FMC-250EBZ 採用兩個雙通道14位元高速 JESD204B 資料轉換器 AD9250，以 FMC 相容的尺寸提供四個14位元、250 MSPS 類比數位轉換器通道。兩個晶片內建的類比數位轉換器 AD9250支援 Subclass 0、1確定延遲，並提供 SYNCREF 信號用於所有四個通道的精密同步。在各種基於 FPGA 的計算密集型應用中，它可提供連接和功能以便與 Xilinx 的 Kintex-6/7和 Virtex-6/7 FPGA 平臺快速組合。

AD9250-FMC-250EBZ FMC 套件採用多級、差動管線型架構，並整合了輸出糾錯邏輯。FMC 可以由內部或外部時脈源提供時脈。它有一個外部觸發器輸入用於定制取樣控制、一個高引腳數連接器和前面板 I/O，並可用於傳導散熱的環境。FMC 允許靈活控制取樣頻率、類比輸入增益，以及透過串列通信匯流排檢測超量程。它具有電源和溫度監控功能，並提供若干省電模式以關閉不用的功能或防止卡過熱。

amatom · 發表於 2012-12-13 15:25:19

Altera公司產品和企業市場副總裁Vince Hu表示：「我們非常高興與ARM合作創新。對於軟體工程師而言，Altera版ARM DS-5工具套件是功能非常強大的開發和除錯工具，大幅度縮短了我們SoC元件的開發時間。」

關鍵特性和優點：
Altera版ARM DS-5工具套件具有以下特性：
• 軟體除錯視圖包括了開發人員在FPGA架構中程式設計的周邊元件，提供了整個SoC硬式核心和軟式核心周邊暫存器記憶體映射的無縫視圖。
• DS-5除錯器同時顯示Cortex-A9處理器核心以及在FPGA架構中實現的CoreSight™相容訂製邏輯核心的除錯／追蹤資料。
• Altera USB Blaster JTAG除錯纜線支援DS-5除錯器和其他Altera採用JTAG架構的工具，這些工具適用於Altera SoC元件。
• 支援FPGA架構中訊號事件的非置入式採集和查看，這些事件與軟體事件和處理器指令蹤跡在時間上相關聯。
• 支援CPU和FPGA邏輯區域之間的高階訊號層級硬體交叉觸發，實現了跨域硬體／軟體協同除錯。
• 包括DS-5流線性能分析器，使得來自SoC和FPGA的軟體執行緒和事件資訊與硬體計數器相關聯，可發現系統層級瓶頸並進行校正。

價格和供貨資訊
2012年12月13日在巴黎舉行的ARM技術研討會上將展示Altera SoC的Altera版ARM DS-5工具套件。這一個工具套件將含在Altera SoC嵌入式設計訂購版套裝（Altera SoC EDS）中，價格是995美元。

amatom · 發表於 2012-12-13 15:25:08

Altera SoC元件在一個元件中整合了雙核心ARM CortexTM-A9處理器和FPGA邏輯，讓使用者能夠在FPGA架構中實現使用者定義的周邊和硬體加速器，靈活的開發訂製現場可程式設計SoC型號產品。Altera目前發售其Cyclone® V SoC元件的最初樣品。請參考今天宣佈的新聞發佈「Altera發售其第一款SoC元件」。

Altera版ARM開發Studio 5（DS-5）工具套件能夠動態適應SoC中客戶獨特的FPGA配置，跨CPU-FPGA邊界無縫擴展嵌入式除錯功能，統一了來自CPU和FPGA區域，以及標準DS-5使用者介面的所有軟體除錯資訊。這一個工具套件與DS-5除錯器的高階多核心除錯功能相結合，並連結Quartus® II SignalTap邏輯分析器實現交叉觸發功能，前所未有的提高了除錯視覺化和控制功能，進而大幅度提高了效能。

ARM系統設計業務部執行副總裁John Cornish評論表示：「革命性創新矽晶片元件需要相對應的革命性創新軟體工具。針對Altera 28 nm Cyclone V和Arria V SoC元件，以及即將推出的Altera 20 nm SoC元件的這一個創新工具套件滿足了這些需求。這一個技術創新統一了CPU除錯和FPGA除錯，提高了用戶的效能。Altera和ARM推出的這一個高階工具技術具有優異的高效能特性，在Altera SoC開發套件和Altera SoC嵌入式設計套裝中得到了充分體現。我們相信，這一個組合將會讓我們雙方的客戶受益匪淺。」

對於ARM架構，ARM DS-5工具套裝是市場上最先進的多核心除錯器。它支援對運行非對稱多處理（AMP）和對稱多處理（SMP）系統組態的系統進行除錯。它透過JTAG和乙太網路除錯介面，廣泛應用於電路板開發、驅動程式開發、OS移植、裸金屬和Linux應用開發，具有Linux和RTOS感知功能。

amatom · 發表於 2012-12-13 15:24:43

Altera和ARM發佈業界第一款FPGA自我調整嵌入式軟體工具套件
雙方特有的合作開發DS-5工具套件，消除了SoC FPGA元件的除錯壁壘

2012年12月13日，台灣——Altera公司（NASDAQ：ALTR）和ARM（LON：ARM；NASDAQ：ARMH）今天宣佈，透過雙方特有的協議，兩家公司聯合開發了DS-5嵌入式軟體開發套件，實現了Altera SoC元件的FPGA自我調整除錯功能。Altera版ARM®開發Studio 5（DS-5™）工具套件經過設計，消除了整合雙核心CPU子系統與Altera SoC元件中FPGA架構的除錯壁壘。ARM架構最先進的多核心除錯器與FPGA邏輯自我調整能力相結合，這一個新工具套件透過標準DS-5使用者介面，為嵌入式軟體發展人員提供了前所未有的全晶片視覺化和控制功能。這一個新工具包含在Altera SoC嵌入式設計套裝中，將於2013年上半年開始發售。

globe0968 · 發表於 2011-3-11 16:32:55

另外像是無線基頻、視訊、以及波束成型等這類需要線性代數演算的應用，現在都可在CORE Generator內建置一個全新可高度配置的Linear Algebra LogiCORE™ IP核心。此款IP可實現各種矩陣運算功能，像是矩陣加法、減法、乘法、以及矩陣純量乘法等。

ISE 13針對嵌入式系統設計新增的處理支援，是透過有高可信性的新型MicroBlaze™處理器來執行。在需要冗餘性與錯誤偵測機制的系統中，高可信性的MicroBlaze處理器可提供記憶體保護功能，並能讓冗餘的MicroBlaze處理器進行同步作業，以達成高可信性與高可靠度的需求。藉由在一個容易使用的整合式IP模塊中，提供處理器與比較器邏輯，研發人員可安全地將軟核心MicroBlaze處理器設計在各種安全應用中，像是經常需要偵測錯誤的ATM自動櫃員機。

全新文件導覽器(Documentation Navigator)
賽靈思新推出的文件導覽器(Xilinx Documentation Navigator)，能大幅改進其文件管理的關鍵功能，包括瀏覽、發現、搜尋、以及下載等。此Navigator能將賽靈思FPGA元件、軟體、機板、特定參考設計方案文件，全數整合到一個易於操作的環境。此款獨立運作的工具能提高客戶生產力，並確保他們能快速獲得所需的解答。賽靈思Documentation Navigator現已開放網路下載: www.xilinx.com/support/documentation/。

推出時程與定價
ISE Design Suit 13的所有ISE版本現已上市，邏輯版本售價2,995美元起，目前可支援32位元與64位元Window 7。客戶可至賽靈思網站免費下載30天試用版。欲立即採用或了解更多關於ISE Design Suit 13降低功耗與成本的創新設計方法，請瀏覽網站：www.xilinx.com/tools/designtools.htm。

globe0968 · 發表於 2011-3-11 16:32:43

支援IP-XACT 的隨插即用IP
透過加速設計重複運用，ISE Design Suite 13現在可以提供新的符合賽靈思隨插即用計畫(請參考AXI4互連為隨插即用IP趨勢鋪路)的開發標準，簡化賽靈思與第三方IP廠商的開發流程，縮短設計時間。此版本新增AXI互連技術選項，可利用稀疏連接模式的AXI4互連技術，將互連矽晶片面積減少50%。高效能的AXI4系統，可將客戶的互連與記憶體介面系統頻寬提高20%。使用者現在可針對自己的效能或空間面積輕鬆定製系統，以實現最佳系統拓撲。

賽靈思亦針對其聯盟成員(Xilinx Alliance Program Members)提供一個以IP-XACT為基礎的新款IP Packager，讓聯盟成員能包裝其IP，使外界可在CORE Generator™ IP元件庫外輕鬆取得這些IP。IP-XACT讓客戶在運用賽靈思與其聯盟計畫成員的IP時，提供一致的使用者經驗。而在ISE Design Suite 13中，已有50個賽靈思IP核心支援IP-XACT，在未來一年內所有賽靈思的IP核心都將支援IP-XACT。未來推出的新版本也將開放這項功能，讓客戶能在眾多設計案中輕鬆重複運用其IP。

賽靈思聯盟計畫頂級成員Northwest Logic公司的總裁Brian Daellenbach表示：「讓我們客戶可以很容易地瞭解，並使用我們的IP是很重要的。而現在透過在ISE Design Suite中新增的IP Packager，我們就可以在客戶熟悉的CORE Generator環境中提供我們的IP，讓客戶能在其設計中更快、更容易地配置並運用我們的IP。」

賽靈思為了讓使用者更容易模擬已加密的IP，領先推出符合IEEE P1735規範，並支援AX13或AX14協定的AXI BFM模組，能與主要第三方廠商的模擬器進行模擬互通。今年賽靈思將會為聯盟計畫成員，推出完全符合IEEE P1735規範的全功能加密流程。

globe0968 · 發表於 2011-3-11 16:32:22

加速驗證流程
現在設計團隊透過採用賽靈思本身強大陣容的開發板、套件、以及賽靈思的ISE Simulator，可加速模擬週期，將以往必須花費數小時的工作時程縮短至數分鐘。透過即時模擬功能，驗證工程師可測試設計專案中已建置的模塊，其他模塊則能在模擬器中繼續進行研發，能讓整體驗證速度比原來的模擬模式更快，最高可達100倍。新的可選式AXI4匯流排功能模組，也可加在驗證測試平台上，以推動對客戶所提供的IP互連邏輯之驗證，並提高系統整體生產力。

全新Team Design Flow
ISE Design Suite 13採用全新Team Design方法(請參考利用Team Design提高生產力)，讓各組開發人員可以同時工作，可解決多位工程師合力執行一個開發案時，可能會遇到的挑戰。

ISE Design Suite行銷部資深經理Tom Feist表示：「設計SoC所需的複雜工作，光是一個設計案就需要動用多國研發團隊一起合作。不僅HDL需要動用許多工程師來開發，另外還得委任一位工程師扮演整合人員的角色，負責整個系統設計的整合與建置。而這其中更大的挑戰就是，在設計中開發不同模組的團隊成員，可能都來自許多不同廠商。」

以ISE Design Suite 12的設計保存(Design Preservation)功能為基礎來延伸，Team Design Flow可提供附加功能，讓客戶能提早進行建置，使設計案中許多已完成的部分能盡早確定，而不必苦等其他設計團隊的成員。這項新功能可支援各種先進的最佳化方法，包括可降低高達30%動態功耗的智慧時脈閘控功能、提供更快的時序收斂(timing closure)，並讓設計中其他部分能進行時序保存(timing preservation)，以提高整體生產力並減少設計迭代。

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