SoC 系統開發者的IC最重要抉擇是哪個？

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並攜手台積電與聯發科技，一同分享智慧行動裝置、消費性電子的創新解決方案

(台北訊) 根據研究機構Markets and Markets發布的數據，全球SIP市場營收預計將從2012年的25億美元到2017年成長到57億美元，年複合成長率(CAGR)達14.5%。 特別是，在行動裝置、各類消費性電子的創新設計帶動下，處理器IP市場的漲勢最高，達21.2%，表現優於整體市場。

3 c8 J8 Z( E& N8 z" @) h全球前20大的領先半導體與OEM業者，包括英特爾、聯發科技、Sony、三星等知名業者都是採用第三方業者提供的矽智財(SIP)，將其技術應用於行動電話、平板電腦、電視、機上盒和車用電子等各消費性電子產品中。此外，藉由適當的結合IP技術，半導體業者便能推動智慧型手機與平板電腦的創新設計，開發出令人驚艷的使用者介面與繪圖功能。

  g9 J3 F3 a7 P* O( q5 A5 Z$ M5 b5 `全球第三大SIP業者的Imagination Technologies指出，隨著消費電子產品越來越有「智慧」，其實背後有賴於多媒體和連接性兩項關鍵技術的推動，而開發出更多樣化的先進功能，包括多媒體裝置的使用者介面、豐富的繪圖功能，以及高品質視訊處理。而在連接性方面，則有定位服務、隨選內容、社交網路等功能。

; v2 W6 x, M' Q) K) ]- T% QImagination可提供完整的SoC IP解決方案。Imagination的廣泛IP組合包括市場領先的PoweVR繪圖、視訊、顯示IP、MIPS CPU IP、創新的Ensigma通訊IP，以及HelloSoft V.VolP與VoLTEIP、和Flow雲端連接性IP等解決方案。這些技術能為客戶提供獨特的差異特性，以及功能最強、最具成本效益的解決方案。

Imagination在今年初購併MIPS後，強化了其既有的CPU IP產品組合。Imagination原本就已積極開發CPU技術，納入MIPS後，將更能加速此計畫的實現。這項購併行動有助於公司提供完整的領先IP解決方案，以滿足新一代消費裝置的設計需求。
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看好台灣市場的發展潛力，Imagination自去年(2012年)首度在新竹舉行技術論壇並獲得熱烈迴響後，今年(2013年)更將擴大舉行，預計於6月26日和6月28日兩天分別在新竹、台北兩地進行IMAGINATION高峰論壇。這是Imagination在購併MIPS後首度舉辦的技術論壇，開發人員將能全方位瞭解Imagination與MIPS結合後的完整技術方案以及最新的SoC設計趨勢，多家重量級國際大廠一起與您分享探討，包括Imagination、台積電、聯發科技、益華電腦、新思科技的高階研發主管及團隊，將在Imagination高峰論壇新竹/台北兩個場次，發表最新的前瞻技術演講與展示交流。
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( \9 D- Y# O, j4 ^3 u' o2 N0 N請千萬不要錯過了我們為本地開發人員所精心安排的一整天精彩活動！
9 Y/ t$ P4 {+ n+ ]更多活動詳情請見：http://www.digitimes.com.tw/seminar/imagination_20130626/。

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將White Space最小化並可協調邏輯與物理構 實現更高路密度且有效縮短線路佈局時間

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( f- Q; V$ H( v4 ?6 l　　2014年1月15日，香港商富士通半導體有限公司台灣公司宣布，公司成功開發一個專為先進28奈米SoC (系統單晶片) 件量身打造的全新設計方法，不僅能實現高的電路密度，同時也可有效縮短開發間。採用全新設計方法能夠將電路的密度提高33% (註1)，可將最終的線路佈局時間縮短至一個月這種設計方法將整合至富士通半導體的種全新客製化SoC設計方案中，協助戶開發RTL-Handoff SoC元件。富士通半體預計自2014年2月起將開始接採用這種全新設計方法的SoC訂單。

　　採用28奈米等尖製程技術的SoC元件需要有越來越的功能與效能，進而要在晶片中佈建越越多的電路。未來SoC的設計將日趨複雜，開發時間也將會因此較以往增加，同時如何有效解決功耗問題也成為設計業者的更大挑戰。

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為因應日趨複雜的SoC設計，富士通半體所開發出的創新設計方法將能實現更的電路密度、更短的開發時程和降低功，並整合至富士通半導體的各種全新客製SoC設計方案中，協助客戶開發RTL-Handoff SoC元件。相較傳統的設計流程，設業者可採用富士通半導體的全新設計方法同相同大小的晶片中增加33%電路(註1)，更並可將最終的路佈局時間縮短至一個月。
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全新設計方法有效將White Space最小化

! }1 x( |3 |: G3 ]; @( w　　全新的獨家設計流程可估算出容易佈線的平面圖，並根據佈線路徑與序收斂為內部資料匯流排進行最佳化。些設計步驟可將無法建置電晶體的White Space數量降到最少，因而可讓晶片容納多電路。

3 S4 w8 a0 P7 ^; s; \+ h透過專利技術協調邏輯物理架構
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　　此專利術無須更動任何邏輯設計，即可自動針物理佈線進行網表資料合成，並可提升整體設計的佈線效率和讓時序收斂變得更容易，因而可有效減少最終佈線流程所需的時間，更可達到更高的密度整合度。