VHDL转verilog问题

qian15

手里面有个VHDL写的FIFO,现在想转换成VERILOG的
原代码如下

1. 
   : M8 [; {2 N( N# B- w6 O- `. \9 ~
2. 
   ! F( |" W9 Q- X: e) |$ G
3. CNT: process(CLR, WR_PTR, RD_PTR)
   $ |& h  x: K$ ~- s; H
4.   variable change : integer;  
   
5. begin  
   9 r4 Y5 I' B3 v0 A
6.   if CLR = '1' then
   . D3 o+ J) f# g: J
7.    count <= 0;
   
8.    change := 0;
   # a+ d5 p6 S$ F' y2 A( q6 ~
9.   else
   9 i1 J- S0 ^) ?( g) c- Z3 ^
10.    change := 0;
    : q" t7 t7 v& h
11.    if WR_PTR'event then
    $ \% O' b: X, `6 t5 z& z' Q  O8 B
12.     change := 1;
    ! f% M4 q0 i8 G$ t; ^- H
13.    end if;
    ' u- ?$ i" ]% M, j0 A
14.    if RD_PTR'event then
    0 b2 E3 j0 b: N) _* n
15.     change := change - 1;
    
16.    end if;
    
17.    count <= count + change;
    & f$ `5 N# R/ k* e2 O
18.   end if;
    
19. end process;

複製代碼

不知道改为Verilog该怎么写红色部分。
我想是用always@( WR_PTR)
但是process(CLR, WR_PTR, RD_PTR)这一句已经用了always了，没办法，刚接触verilog，请大家帮帮忙

lsa12345

這個fifo程式有問題喔,沒有clock訊號,很奇怪.

qian15

这个FIFO程式有CLK的，我这里只是一部分代码，没有将所有代码贴出来，只是希望大家告诉我该怎么写if WR_PTR'event then

kbc1118

1. VHDL clock 語法好像不太對,應該是 if WR_PTR'event and WR_PRT='1' then
1 u4 x) e/ @- b, D2. count 沒有clock！你可能需要把全部貼出來，看是不是漏掉了？
6 f" t8 U& }  s" T3. 一個process有兩個clock，一般不會這樣寫的。

qian15

1. ------------------------------------------------------------------------------------
   ! n# t" `5 I6 G0 v
2. library IEEE;
   
3. use IEEE.std_logic_1164.all;
   
4. entity fifo is
   
5.         generic (
   + H3 U9 d/ v2 E" y1 }
6.                 depth : positive := 16
   / z4 q) b) a9 z$ S$ e
7.                 );       
   
8.         port(
   
9.                 CLR   : in  std_logic;
   
10.                 WCLK  : in  std_logic;
    2 G! O1 @1 y$ s! y8 d' C# |
11.                 WE    : in  std_logic;
    
12.                 RCLK  : in  std_logic;
    
13.                 RE    : in  std_logic;
    # L0 S9 B& U* e6 y
14.                 DATA  : in  std_logic_vector(7 downto 0);
    
15.                 EMPTY : out std_logic;
    
16.                 FULL  : out std_logic;
    
17.                 Q     : out std_logic_vector(7 downto 0)
    
18.         );
    $ M1 q' _, g2 r  d0 h8 V
19. end entity;
    
20. library IEEE;
    / i6 i8 P; Z8 S7 y( ^5 e
21. use IEEE.std_logic_unsigned.all;
    
22. architecture behavior of fifo is
    
23.         constant fmax : positive := depth-1;       
    + V: b/ Z4 h( a' i# A
24.         type fifo_array_type is array (fmax downto 0) of std_logic_vector(7 downto 0);
    - U' P2 g: J3 ^
25.         signal fifo_array : fifo_array_type;
    
26.         signal WR_PTR : INTEGER range 0 to fmax;
    
27.         signal RD_PTR : INTEGER range 0 to fmax;
    
28.         signal count  : INTEGER range 0 to depth;
    & l3 p; c" x5 Z& m
29. begin
    ) c6 x0 L8 @8 e3 w. ]
30.         CNT: process(CLR, WR_PTR, RD_PTR)
    ) h+ m$ J2 S" l' t1 g7 G9 w  `/ [( G
31.                 variable change : integer;               
    " X" `* W6 a' Z  c4 E. P
32.         begin  
    , A; l! \% W8 @2 o# f. }' r
33.                 if CLR = '1' then
    $ }+ p" f- j% M/ q5 h) P3 B: d' @4 S6 x
34.                         count <= 0;
    0 N0 K( z2 L3 g* O
35.                         change := 0;
    
36.                 else
    5 |9 [; I) L  H* o8 h
37.                         change := 0;
    
38.                         if WR_PTR'event then
    
39.                                 change := 1;
    
40.                         end if;
    
41.                         if RD_PTR'event then
    
42.                                 change := change - 1;
    5 Y! Z! Y; c( ?  [4 \( J
43.                         end if;
    9 t2 X& q% o* y# n6 Y+ }7 Q; _
44.                         count <= count + change;
    
45.                 end if;
    
46.         end process;       
    , W+ m# x4 k$ s: M* g0 }
47.         STATUS: process(count)
    
48.         begin  
    
49.                 if count=0 then
    
50.                         FULL   <= '0';
    7 W, K" A3 |5 D  X7 N+ j" Z5 G
51.                         EMPTY  <= '1';
    8 |! }( h) f, u7 g5 o
52.                 elsif count=depth  then
    
53.                         FULL   <= '1';
    & I/ \, P- k3 B; u; }: |
54.                         EMPTY  <= '0';
    ! `6 s. N* E& v% p& p
55.                 else       
    
56.                         FULL   <= '0';
    * D+ _' U% Y3 L" ]7 Y/ o. f
57.                         EMPTY  <= '0';
    
58.                 end if;                       
    9 ^& q7 Z% ^( e. g' K/ ~
59.         end process;       

複製代碼

qian15

1.         FWRITE: process (CLR, WCLK)
   , c9 g! r) b' Q/ G$ h; u# E6 ^
2.         begin
   5 w/ u8 G3 S0 s& A0 O, b
3.                 if CLR = '1' then
   
4.                         for INDEX in fmax downto 0 loop
   
5.                                 fifo_array(INDEX) <= (others => '0');
   
6.                         end loop;
   
7.                         WR_PTR <= 0;
   
8.                 elsif rising_edge(WCLK) then
   
9.                         if WE = '1' and count<depth then
   
10.                                 fifo_array(WR_PTR) <= DATA;
    
11.                                 -- move pointer
    6 h- u1 p7 W- h% `8 s
12.                                 if WR_PTR=fmax then
    5 C- G, E' G7 O; @: p
13.                                         WR_PTR <= 0;
    7 f% v* w. i' \+ G
14.                                 else WR_PTR <= WR_PTR + 1;
    
15.                                 end if;
    : T4 Z4 d- t! \6 b
16.                         end if;
    
17.                 end if;
    
18.         end process;
    3 B8 A0 b. _: ]5 x) ?/ F
19.         FREAD: process (CLR, RCLK)
    
20.         begin
    . X! I5 R* j  Y! F6 A
21.                 if CLR = '1' then
    
22.                         RD_PTR <= 0;
    4 _+ w* e% y% U0 h: ~
23.                 elsif falling_edge(RCLK) then
    
24.                         if RE = '1' and count>0 then
    8 o$ L' z: C7 y6 k  j
25.                                 Q <= fifo_array(RD_PTR);
    / j2 h- f) a% L4 l# O
26.                                 -- move pointer
    
27.                                 if RD_PTR=fmax then
    
28.                                         RD_PTR <= 0;
    / R0 y- [7 s( d4 J$ v
29.                                 else RD_PTR <= RD_PTR + 1;
    : x7 v- ], w+ E& J: C3 X
30.                                 end if;
    " `( z8 c; d8 g
31.                         end if;
    
32.                 end if;
    
33.         end process;
    / l& H- b3 I- B  U$ Z$ b, F
34. end architecture;

複製代碼

ibrotherv1

印象中有个工具可以转vhdl 为 verilog,可以看看，或许有用