PLL 模擬問題

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1. 請問PLL的AC響應如何在Hspcie中模擬出來,還是說只能用Matlab模擬出來?
2. 請問PLL的Jitter如何模擬出來,還是只能自己ㄧ個ㄧ個檢查?
7 K5 o- O/ ]' ?麻煩大家的幫忙,感謝

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再請問一個問題.
VCO輸出後經過一個DFF,duty cycle會變成50-50,
但實際上不會這麼理想,不過至少也有51-50以內.
7 E( N3 D; a2 z% |) o/ v如此ㄧ來即使VCO的控制電壓穩定了,
% h# D* o+ u1 n; N% XVCO的輸出還是會抖來抖去,那不就不準了.
9 E" p. P& d: B! t請問各位前輩對這問題的見解,謝謝指教.

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即使VCO的控制電壓穩定後,
. r- f. R% L8 r2 C* G* O2 |每ㄧcycle的VCO輸出頻率跟duty cycle也不對都一樣,以下我舉個例:
第一個cycle's duty cycle 50.5-50 頻率 48M
: k  h9 u" A6 a9 X: g第二個cycle's duty cycle 50-50 頻率48.3M
那eyediagram畫出來就有169ps左右的jitter.
這樣的jitter要怎麼消除,還是說我的想法是錯的.
請各位給於指教 謝謝