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這個不會是問題所在9 d$ e$ {& l2 _+ D0 p% A! c. b
一般來說,D-FF的輸出duty cycle大概會在50 ~ 50.5左右吧,相差不會太大(個人觀察的結果)+ G* B. @" n6 D @5 C m' w
即便如此,PLL要比的是input divider後的rise edge和VCO除頻後的rise edge兩者的frequency and phase/ T1 k4 k" B6 N/ X% j' r( p
因為我們都會是用同一種D-FF,所以,即使duty cycle有所變化,也會朝同一個方向作變化9 Z: z' @% a- X/ G( O- T" ?
再者,因為兩者的path不同,所以先天上從input到PFD,和從VCO除頻後到PFD兩者的path delay time不同,故而會有一個phase差,這是一定會存在的,而這也是為什麼VCO的振盪頻率的phase和input總有一個phase差的緣故,如果在這兩條到PFD的path有noise coupling而導致rise time有所漂移,如此才會影響到PFD的判斷,進而影響到VCO的振盪頻率9 p0 h! @( X9 B, c! B
不過,這些都還不是影響到VCO的jitter的主因,因為剛才所提都還只是digital signal,真正會較容易影響的VCO電路與Vc |
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狗仔卡
發表於 2008-11-13 23:35:46
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