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賽靈思新一代Vivado設計套件首度公開應用 讓C語言與RTL系統轉換的建置速度加快四倍,並可提升15%效能
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/ b- u0 H+ e0 B, h' I+ mAll Programmable FPGA、SoC和3D IC的全球領導廠商美商賽靈思(Xilinx, Inc.;NASDAQ:XLNX)今天宣佈首度開放其新一代設計環境Vivado Design Suite,並為保固期內的ISE® Design Suite客戶免費提供Vivado™ 設計套件2012.2版本。這次全面發佈分為兩階段:第一階段的目標在於加快C語言與RTL系統轉換的建置速度,而第二階段則是加速系統級的功能整合。Vivado設計套件2012.2版本不僅提供一個高度整合的設計環境(IDE),更具備完整的新一代系統至晶片級(system-to-IC)設計工具,其中包括:高階合成、具備業界最佳SystemVerilog支援的RTL合成、創新的分析型佈局與繞線、以及以SDC為基礎的先進的時序引擎,可將建置速度提升四倍,並能協助研發業者大幅提高設計生產力。
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Vivado 設計套件加速RTL的系統建置 6 n4 O& g7 ^4 G1 y
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有鑒於現今設計的規模與複雜度,研發人員面臨許多設計挑戰,常常無法達到自動完成設計的目標。Vivado 設計套件 2012.2版本的佈局與繞線技術採用各種分析技巧加快建置週期,為佈線壅塞、總線路長度與時序等多重與同步設計的方法進行最佳化。對於複雜的設計案,Vivado 設計套件 2012.2版本將能提升15%的效能。相較於ISE設計套件,Vivado 設計套件2012.2版本在速度方面領先1個速度等級,同時和競爭元件相比,Vivado 設計套件 2012.2版本在中階產品系列可帶來超過3個速度等級的高效能優勢,同時在高階產品系列提供了更好的的效能功耗比,更能夠為各系列的低成本產品帶來更佳的效能。 , f( [0 T' a5 s5 z: f( w8 e
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EVE公司執行長、總裁暨創辦人Luc Burgun表示:「能夠成為其中一個Vivado設計套件先期試用計劃成員,我們非常高興看到賽靈思將ASIC等級的工具帶到FPGA產業中。Vivado設計套件具備先進的佈局與繞線演算法,以及精密的設計分析環境,能大幅提升設計生產力,並為我們的產品上市時程帶來莫大的優勢。」 |
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