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[問題求助] 請問關於POWER MOS 的layout

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1#
發表於 2008-10-10 12:53:06 | 顯示全部樓層
你可以參考"The ART of ANALOG LAYOUT"這本書的P413~416,裡面的詳細說明power mos layout和power line plan,可以參考看看哦~~~
2#
發表於 2008-10-13 23:40:27 | 顯示全部樓層
原帖由 sensing 於 2008-10-13 10:44 PM 發表 . A" y0 A9 `+ V0 v
請問CM168899, " n% Q- c2 Z8 M- [# Z7 `# G* Y

0 U+ u- ]5 w* F- E% w. k共用drain 會讓RDS變小的原理是甚麼原因呀?小弟不解,煩請解惑, thanks

0 p6 N/ T: N& {$ c+ C3 x* V$ X  Y3 o5 z
hello!0 V+ U( y' c1 S* V4 n+ N
共用drain主要的目地是要保護或隔離drain端訊號,因為一般會drain接output signal,source接gnd鐹vdd,利用source來隔離與外部(core的部分)訊號。
9 h8 o# b/ X) C# |6 ZRds要小呢,主要考慮在POWER LINE的PLAN,你可以參考"The ART of ANALOG LAYOUT P413~416",但實驗上的效果還是需要自已經過驗証,畢竟每家公司產品都不同,並不是所有的CASE都可以統一套用。
- a1 U. u$ \5 _, X9 s" M0 ?+ f另外,你也可以參考別家公司的IC, 看他們在power mos方面是怎麼plan的。
3#
發表於 2008-10-15 23:28:08 | 顯示全部樓層
原帖由 sensing 於 2008-10-15 11:10 PM 發表
. H( j" r: b8 Y+ B! ^8 E, F& ^可是從書上要降低RDS的方式無非是加大(W/L) ratio, 或是提高(VGS-VTH),) M2 J% a+ S6 @( \) F
4 p9 j5 ?8 V2 }* ]$ }5 k# k! s
因此通常POWER MOS的面積都不會太小, 所以才有書上non-conventional的LAYOUT方式
- a! ~9 a: y/ s2 F' A7 ~
4 q& f7 I/ G% t) ?目的也是提高單位面積內(W/L), 因此小弟不解POWER LINE ...
5 u5 [; I0 B% X7 F- W

0 Y' M7 p- M' v2 q( V  Z5 f6 mPOWER LINE的PLAN指的是METAL的拉線嗎?2 ?1 k4 ?3 C/ b' W
→ 是的~ power line plan不佳,會響影RDS比較多,另外bond pad和bonding wire多寡也會有影響,一點點。
. |$ V+ f" y% T, a4 |- Z但,影響多多或多少,可能需要多多實驗囉。
4#
發表於 2008-10-18 12:04:18 | 顯示全部樓層
而且,雖然「要降低RDS的方式無非是加大(W/L) ratio」,但你絕對有成本上的考量,不可能無限制的加大,所以應該想的是,如何在有限的面積內,能夠達到最小的RDS,所以sometimes會考慮用井型,或蛇型,或許能夠將單位面積內(W/L)提到最高,但同時還需考量esd的問題,因為將 單位面積內(W/L)提到最高,esd效果未必ok~4 {5 H6 f7 d' b
另外,降低rds的方法如上一帖所說的power line plan,正確來說應該是diff以上的metal plan(m1~mx),都會有影響。
5#
發表於 2008-10-19 00:50:18 | 顯示全部樓層
你可以從這個角度來想,power mos一定就是一種length,所以mos從drain到source的等效阻值是固定的,這是rds的基本值,那剩下多出來的阻值就是pad到mos contact的阻值,這就是我說的metal line plan的重點了,plan佳,會使pad到mos contact這一段路的阻值小,這樣去降低rds才有效~那要怎麼plan呢,其實可以試很多種方法,並且可以自行計算其中的等效阻值以找到最佳的方式,不過還是要經過實際驗証啦~我能說的就這麼多囉!!
6#
發表於 2009-11-2 22:50:36 | 顯示全部樓層

回復 14# 的帖子

「power line plan基本不会影响到RDS」→我並不同意哦~~事實上我們實驗出來是有差別的,而且有時後因為成本的考量,並沒有辦法選擇多層METAL或是材料較好的METAL使用,power line plan是很重要的。
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