為何視同一條timing path

jerryyao

Dear sir,
  請看圖，所有的記憶體都是同步的，所以我基本上認為因該有兩條timing path，
3 q& q  _2 a3 ^: Y& n) ~4 o第一條 ： clock -> 同步SRAM -> 同步ROM的data input
( d9 ^. T/ }: h( N+ G, W2 b第二條 : clock -> 同步ROM -> FlipFlop的data input
  A3 v; {4 N* a( V  u0 n, Y但在FPGA與CMOS下做STA時都是只有一條PATH：從clock直接到FlipFlop的data input，途中把同步ROM當成組合邏輯元件似的，將他的delay值加到這調路徑，好奇怪喔，都是同步零件阿。
想要將ROM設成false_path要不好設，請問該如何做？
8 `/ J& a# m# p+ U  \謝謝。

jerryyao

For  sieg70 :
3 w; W9 ^1 ^- O您指的是在FPGA下吧，您的解釋我認為可能性很大，不知是否有方法要FPGA tool用memory cell來做ROM?不要用LUT。但在CMOS下就解釋不通了。
此外我也會去看log檔, 或是technology view，謝謝。
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6 L4 w# A5 f7 nFor  masonchung :
ROM / RAM在CMOS下都是用memory compiler產生的，所以是hardmarco。
ROM / RAM在FPGA下都是用FPGA tool產生的。 謝謝。
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[ 本帖最後由 jerryyao 於 2008-9-23 09:50 AM 編輯 ]