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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › 為何視同一條timing path
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[問題求助] 為何視同一條timing path

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1#
發表於 2008-9-22 22:33:05 | 顯示全部樓層
ROM / RAM 是 DC 可以合成出來的嗎 ?- b3 W0 W, B( j6 J# e
除了 Register File 應該都不行吧( @: n# ^* g; Q" F) m1 k

9 J# f. A% p# k8 |+ M( [[ 本帖最後由 masonchung 於 2008-9-22 10:34 PM 編輯 ]
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