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[問題求助] 請問在Layout如何數位與類比

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發表於 2008-8-21 17:09:24 | 顯示全部樓層 |閱讀模式
請問一下各位大大..., B( T# R( V  ]; }. n7 X
小弟想要學Layout
5 _. j( N( J. [  R: ~現在先從數位的畫法先學起,慢慢在學類比的畫法...6 S) e7 P, y) q! U# r5 J
; _4 i$ B( X) `2 ]5 q% x
問題:9 ^& v. \. i* V2 [
1.如何去分辨數位與類比?(在Layout上)
$ R9 y' j5 {7 j& h. T+ ]2.數位與類比畫法的差異?; S) o. I  r' l3 d9 d9 C
3.類比的電容與電阻怎麼樣去畫與如何去算它們的值是多少?( r. o+ d1 G+ u
4.小弟不知如何去學好Layout可以請各位大大給點意見嗎??
* ]/ q! n# I  m; v3 c拜託各位大大嚕...謝謝你們
發表於 2008-8-22 17:15:52 | 顯示全部樓層
電阻電容的layout方法 & G6 B# n6 K9 ?7 K3 K
7 F9 Y6 G7 I7 @: @" k7 a6 I4 _; D! ]
在論壇應該可以找的到
/ U  S5 W6 N" O$ Jhttp://www.chip123.com/phpBB/vie ... ighlight=%B9q%AA%FD
( x9 w  l( ]* B
1 y' ~7 R* H4 s; M  `0 C, \( r我覺得要學好layout 對於製程要也一些觀念" O/ u  j) I9 w( C0 L& J
$ W; B8 w2 W/ B/ f1 V; l: X
這樣子才知道自己在lay什麼6 P/ f0 v5 |9 L' F- r
  a% f" }- K$ E: b
在製程上會有什麼影響,可以嘗試把一些簡單的layout
, b$ r4 k( C% W, H7 s7 N4 Z* \0 h8 M/ m* k$ P
隨便劃一段,將他的橫截面畫出來
 樓主| 發表於 2008-8-24 16:57:44 | 顯示全部樓層

認同...

嗯嗯~我認同這位大大ㄉ說法
. z2 I% o% Z1 q; ?! }& W4 z製成觀念也是很重要滴...- e. B/ D/ p8 S* n: @3 K
課本上的截面圖...
% a' y- w% m  M, C% f! j. h經過學校上課...小弟有點概念了~
" Q4 U0 E  K% S% L% K謝謝你~
發表於 2008-8-25 14:56:53 | 顯示全部樓層
別那麼客氣啦!$ ]: l1 O3 c0 P0 W7 {  s

: d; L% X+ ~# b& G我現在也是學生' |& O' C# k2 @0 ^! }
) T4 h7 `% k; s& \: f7 r) }4 m
或許只是比你早一些時間學到而已
! W( b8 C0 c+ |: }, e
+ g: T9 j5 t" d' e2 G3 W, A2 K8 ~有問題都可以在一起討論
發表於 2008-8-29 16:23:04 | 顯示全部樓層
1 比較模糊的說法,類比的mos尺寸比數位大,比較準確的說法( |- B- r0 d8 X( _
   要問rd.
1 ~3 b& E2 `. ?1 x7 W* ~9 j2 數位比較自由,mos要折就折要跨就跨,除非rd特別交待,不然
0 G. \2 e( S' S0 ]1 k   就是越小越密越好,類比的話,比較龜毛,接線一定要metal,跨線  R1 N. J; b, k2 q" k2 W, [
   也要講究,其實就是designer依據電路去主導layout9 o" i7 f( P0 O. U" _9 N
3 每種製程都會給你一些參數,去計算,通常是多少面積有多少值
$ K' _( R& Y4 l& i/ L   我知道電阻有一個公式是這樣,R=(參數)*L/W(是從R=q*L/A延
- z$ r: {& C1 D' [2 E; } 伸q是介質係數).
/ \3 J4 p& i% O- W  `1 _4多看多問多畫,其實也沒啥難.
發表於 2008-8-31 01:36:53 | 顯示全部樓層
1.如何去分辨數位與類比?(在Layout上)   2.數位與類比畫法的差異?6 r1 ?* w, x2 M+ x
數位和類比只是概念上的叫法.所謂數字就是只運算出結果0,1的電路再加上時序,構成控制和運算電路.而類比的輸出結果是和time,input-swing,phase,有直接的關係,輸出是綫性變化的.類比中也有數位的divider,pll中的pfd等都是數位的.只是在layout時我們對數位的比較不關心,可以放在一堆就好了,而類比的我們要把foudry生産的誤差考慮進去,比如說橫向縱向的梯度要考慮,要將誤差减小到最小就要匹配好divice,比如difference input的對管一定要注意匹配,中心對稱或者dababd(d代表dummy) 或者  abba的方式,有dummy前一種情况比較好,沒有dummy后一種匹配更好8 M: D: W- |, F. v/ g7 u1 Y% I8 R

8 ]( k# @3 d1 B/ P3.類比的電容與電阻怎麼樣去畫與如何去算它們的值是多少?$ `# ~0 `; J) s% O* _3 y
一般layout時,virtuoso可以直接用xl把device從pdk中調進來,如果你用laker的也是可以根據你電路的標值從pdk中掉進來.至于計算方式foundry針對每個工藝都有它的計算方式,電阻一般是r=rs*l/w (rs是方塊電阻),有時把端頭電阻也計算進去(如rhpoly沒有rpo的部分(tsmc叫rpo,smic叫sab),lvs文件也有寫怎麽計算.有時也把工藝的偏差都計算了,不過這個不用你關心,foundry已經幫妳考慮了.: Y8 D; ~2 r! t. R% L5 S% X
4.小弟不知如何去學好Layout可以請各位大大給點意見嗎??
1 H- V" ^5 _% g2 k0 |! a多動手layout,多看design rule,多layout大模塊ll,ad/da,以及拼接總圖,esd環路layout,tapeout后查看問題等( @; ~; w% Y/ ]
3 d$ `6 X# }: f7 @4 w& T  I1 H
希望對你有點幫助
發表於 2008-9-1 11:21:06 | 顯示全部樓層
上面的大大說的很好9 L) R& `# Y+ x( g. t
我覺得多做自然會有經驗累積& n! b0 }; u3 \. k5 u
會越來越有sense
發表於 2008-10-1 00:11:09 | 顯示全部樓層
一定要注意匹配,中心對稱或者dababd(d代表dummy) 或者  abba的方式,有dummy前一種情况比較好,沒有dummy后一種匹配更好
7 Q- E: q0 ^% ]/ @
" I8 o3 }8 s" L/ l6 L8 v; {第一個問題8 Z- ~$ |& \, a! ~
想請問一下上述的原因
8 o) m& f( }- n+ r1 [第二問題3 j5 t( G$ L# m* p
因為剛學LAYOUT  幾乎都會加上dummy  是所有情況都加上dummy比較好,還是以abba排列不加dummy會比加還好
% |* C3 X1 ]) L
% H7 n& `4 n7 n. F, {- m! u請指教  謝謝
發表於 2008-10-1 11:04:43 | 顯示全部樓層
abba排列不加dummy會比加還好. p+ q# _! {, c+ c7 Q. d

; o9 R$ W3 \$ z9 F/ b6 p3 d8 _這句話應該有待商榷吧7 w9 T% x/ _8 Z& K- T
如果挑剔一點, ab device尚未maching% _4 Y- O+ E; n' W' V6 O! B
若dabbad, 會比較好點吧, ! R4 [6 D3 ~7 r4 A/ k8 v5 ]4 \. x
/ j; f& n% ?4 d: \4 m2 K
每家公司都不同, 討論討論囉
發表於 2009-3-5 03:54:18 | 顯示全部樓層
通常類比電路會加上guarding,數位電路就不會考慮了^^
發表於 2009-4-23 14:19:43 | 顯示全部樓層
數位應該就是是傳送簡單的0 1 訊號
: j, N% a* d3 x在layout大概只要線跑的過就ok! N" z* e7 \' R6 c
除非一些叫髒的clock訊號要特別注意
$ \" V( p( O! A; g* b7 O$ t0 q+ a. x2 S5 q* m- W/ `
類比訊號就會比較雜亂 (高頻 電流量 等等)% e5 J* d, H& W
所以在layout上要特別注意到跑線問題 couple 干擾 是否要加shielding等等問題 比較需要經驗累積
發表於 2009-4-23 22:13:40 | 顯示全部樓層
問題:
. K, r/ `  ]0 K% y( W5 Q# i1.如何去分辨數位與類比?(在Layout上)
. W3 L9 S6 u% h, |: U應該是以電路圖為依據......我猜的(類比會有清楚的被動元件)
3 I. T6 M+ s1 N1 j2.數位與類比畫法的差異?, R: v$ {& K! U; V* H% K) E6 L
如上面有大大提過   加NRG或是PRG 這些都是類比 必要的
# y0 M( J+ O1 i( X+ a數位求面積最小化
$ `) F1 r, `8 ^* t6 b- _類比講究對稱 匹配  電氣特性 為考量9 t+ o2 b* v7 ^& o
如有不對請指正
發表於 2009-5-1 14:38:09 | 顯示全部樓層
類比layout考量較多元, 需累積很多經驗
  _1 t. \; p# J/ x6 b5 }- f1 D必須要更了解電路特性, 一般需要求designer提供layout gideline2 S4 }! c$ B( N+ c( o1 z, x" h
否則容易有問題
發表於 2009-5-4 21:08:05 | 顯示全部樓層
在晶片佈局(Layout)考量方面,類比(analog)部分與數位(digital)部分所考慮的方向不同,所以對於在佈局時,方法也有所不同;數位電路最主要考慮的是面積的考量,故通常都先製作單位元件,將VDD與GND的高度固定,每個單位元件都以此高度來佈局,不用考慮noise及match之問題,其最大原因為數位電路的noise margin約為 ,所以雜訊免疫能力很高,而元件之間的對稱問題,也不用考慮,
) {; `6 f6 g1 y3 B* \$ O& i6 S& {- O  I" m8 F$ E% n+ f) H: B7 \$ m
但在類比電路佈局中,對於對稱MOS必須盡可能的match,使MOS可以同時受到雜訊的影響,讓雜訊變為共模訊號,則在OPA不會被放大,進而不影響訊號的正確性,如Amplifier中的input端。一般的方法是使用common centroid來達到目的,在MOS兩旁加dummy可以防止周邊元件對其他MOS的誤差所產生的影響。而在MOS的周圍加上一圈guard ring,可以盡量減少雜訊對於MOS的影響,以達到保護電路的效果。% \+ X  |+ H8 L9 k3 w9 C1 w5 a

% B2 Y- o3 \0 c$ F0 u8 ]在Layout電路的元件擺放位置,需要讓MOS與MOS之間的間距為minimize,且MOS之間的連線路徑盡可能成為最短路徑,使得線路上的寄生電容與寄生電阻盡量減小,則產生的效應對電路的影響可降至最低。
+ a4 G, x+ q" n) w/ m4 WPower lines的考量可以從多方面切入。例如在VDD與GND的連線路徑上,因為連線路徑必須承受電路整體的電流,使得我們必須加粗連線路徑,以提升路徑上可承受電流的程度,避免連線路徑因電流過大,導致大電流而燒斷連線,形成斷路。從另一方面考量,因為我們加粗Power lines,使得路徑上的寄生電容變大,當power line有雜訊時,可以透過此寄生電容達到減少雜訊對於電路的影響。
' ?; `: R/ t1 Z4 {) ^! N8 q, w0 B; A% q7 I% L+ D8 Z% R
其實講了那麼多,還是要多多練習如何編排MOS元件的擺放方式。還有就是設計電路方面自己也要懂一些,才知道為什麼電路要這樣子設計,這麼一來對於電路的了解也會更為精確、也可以考慮到更多的效應。
發表於 2009-6-3 10:36:46 | 顯示全部樓層
类比的尺寸比较大
* b5 ^+ \' c1 k4 B* @! F/ v9 Y7 m而数位一般是最小尺寸; o. _9 N- P$ x( R$ [) d
这个方法比较简单可以分辨出2中的不同+ K4 |. Z% d3 A
很多的东西都很难一言蔽之,要在联系中体会
發表於 2009-6-11 00:51:57 | 顯示全部樓層
1.如何去分辨數位與類比?(在Layout上)
+ d( \/ X9 L3 h- s* t) M& E1 p# W  H. Q0 R( S
RD設計出來的電路是Digital,就是Dgital Layout/ j8 d! S/ j% m2 E# C; O
RD設計出來的電路是Analog,就是Analog Layout5 f& b+ ?' l7 v; |; ?. S( E* X1 A
在Layout上沒有很明確的去區分
8 y1 A: r* I1 [' x在製程上倒是會有所區別: h: L7 |& {  ]" N" D
一般常用的製程有! p7 p( I, F3 w+ K, r( s& I3 G" i+ E" B" v
CMOS製程(有純Digital,有Mix Mode)
& @" ]& I5 w) s0 ?* l' ?Biolar製程,Bicmos製程,BCD製程....
0 E- ]6 L; \7 Q0 e# e2 M就看RD設計時所需要的元件,工作電壓...去選擇囉!!' p6 \  |; q& h, w$ U. X: I! _

4 Y/ Z3 ~5 K: C- q' O1 I2.數位與類比畫法的差異?( v- z8 A4 J+ M( e: y% m

2 @0 m' s( B& @& Z! W) KDesing Rule是固定的,很少會因Digital或Analog而變0 G  H( P/ \8 m
要說Digital與Analog的畫法差異, p% v8 [+ s3 n9 q. ^( X( Q5 ]( d  j' n
應該說是在Lay Analog要注意的地方會比在Lay Digital時要多4 ?* j* o$ ^! j: G- U$ k
通常Lay Digital只要符合Design Rule就可以1 r; r1 A+ N( I6 z
但Lay Analog時有些原件的擺放方式就要注意囉!!
% [  a8 J  e. H# r, h. {' s
( b6 P9 M' f' u! Q3.類比的電容與電阻怎麼樣去畫與如何去算它們的值是多少?
- N6 `& a5 q* Z/ p! E" Y& i
% v# Z% r: G9 c# H; B4 T$ ]/ l9 d電容,電阻的產生,取決於你使用那種製程
& K! n3 Z/ O' z" v電容一般常用的有Mos Cap,Poly1-Poly2 Cap& I8 x5 S# U0 J3 |* S  j: [
電容值算法,一般FAB廠會告訴你每um平方有多少pF4 H8 u" F% w  c% p% K7 F
每家FAB的Oxide厚度不同,所以電容值也不同" z& N: `4 q! X2 C* Y6 E
電阻一般常用的Well,P+,N+,Poly,Poly2都有
' k: ]3 j+ y* B# Z# P, |& L阻值每家FAB也都不一樣
; a. }. E, E! q) n+ _9 v2 `3 \: Q. _5 c' w) U  N& v; P
4.小弟不知如何去學好Layout可以請各位大大給點意見嗎??. V2 ~5 J# l. S1 Q9 a9 R
) S& }( j/ f9 z2 H
多拆幾顆IC,看看別人怎麼Lay,以及為什麼要這樣Lay! ( F# S/ e! q: @/ [% q
應該能多少有些收獲吧!!
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