請問使用power ring會有出現此error呢?

wombatwu

我已確認電路無誤，但在電路周圍畫上Power ring,Gnd ring就出現以下softchk的error訊息。
3 s1 z- j1 W# {* h# D- c請問有前輩知道原因嗎?
2 d% ^. {6 o: f
錯誤訊息如下，
# p3 Y" e$ b, lcheck SOFTCHK SUBSTRATE UPPERALL.-2Errors
0 n1 h8 V, U3 u# s0 I; @, w
這兩個錯誤都是針對power ring。

arthur03226

檢查一下，被power ring包起來的線路裡面的ground有沒有把電位接出來?
感覺起來你的ground (p+ diff)似乎是由psub接起來的不是由metal連接

wombatwu

不好意思，我忘了補充還有出現Extraction Report的error，
8 ~3 L5 Y) X! [5 \( r% Y, f
$ q7 O$ A' B. X$ F0 g0 l' HWARNING:  
          Stamping conflict in SCONNECT - Multiple source nets stamp one target net.
          Use LVS REPORT OPTION S or LVS SOFTCHK statement to obtain detailed information.
) W+ w* |; h( @; s0 E. b
crtstal_blue前輩，謝謝您的回應，經檢查我的power pin沒有打錯，且怪就怪在若我的power ring 用nwell全包覆起來就會出現error，但若將power ring不完全包起來，而是呈現"C"狀，缺口再用metal層連接，此error就不見了。請問您有遇過這樣問題嗎??

crystal_blue

你好:
      一般來說出現SOFTCHECK的問題，就我的經驗所遇到的情況
都是因為下列的原因所產生的:
$ o( C! N, @3 e0 L. s& c+ W
1.POWER PIN 沒打上
  w' ]& @, k* \! T4 y+ T2.POWER PIN打錯 (如 VDD OR GND 打相反)
3.不同的電位沒用LAYER做區別(如SUB2 )

8 D* Z) @4 [$ o- E9 i以上是我曾遇過的問題，提供給你參考。