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1. 假設你OP內部是個two stage之類的OP架構
8 a/ @/ t- F( M4 y( Q 你這樣接有問題，因為input的+/-必須要有一樣的common mode value
. K1 c, b6 c' W' `8 O 假設是在1.8V的架構下 可能你的input必需都要接到0.9V的DC準位
4 O0 O* H3 r; ~; d% Z% }: J 這圖只是利於教學，所以只保留AC部分來討論忽略DC9 o3 O; W* w ?, ]! S" E' I1 u" }9 l
Vin a點 b點 dc 1 ac 1 -------> dc是給他DC bias點 ac 輸入為1 並不是1v 只是利於模擬7 g! o& F c4 K2 g+ E2 v
AC部分來看 Vout/Vin=Vout/1 所以你的gain就是Vout(dB) 2 X7 y5 f5 f, ~) M q9 q, q9 p }
所以並不會飽和
6 z/ [! w6 a- ~/ L3 }3 m' U$ u2. 這電路名稱我忘了
; J' T$ W5 ~: S1 Q+ k; H i! A7 v9 w 先討論DC部分 電容等效開路 所以就可以想成只有電阻接input- 到 output 單純的buffer效應; p# H4 l5 M ?* s4 h% G1 i/ x! r
input = output (因為input不能留電流所以這條路徑不會有壓降)0 A7 W+ @; {& v0 a$ t: ^
AC時 因為電容很大 所以也會頻率到一定大小後也會像個buffer" }. v& B$ K7 y" I
3. 基本上看你要多少phase margin% U( Y* d% g# D2 V1 ]5 s' U
然後選擇OP的架構% D- K% K A, e4 t. D" c$ e( j0 H
例如folded 他本身電路就有80幾度的margin 可以視為只有一個pole- E( \$ G7 @/ O1 f4 H! [+ j- W
或者你用two stage設計 就要用頻率補償的方式7 c) @$ y% y7 P- T8 W2 P
把第二個pole拉遠去設計 |
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IP卡
狗仔卡
發表於 2008-4-30 14:38:09
顯身卡
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