關於Design Vision的問題

小人發

用工作站跑verilog的時候
在DV的階段  出現了一個警告
: J# j' ?$ D, h5 V6 b
  |% w) k/ _# j3 NWarning: Verilog writer has added 1 nets to module mem_ext using SYNOPSYS_UNCONNECTED_ as prefix.  Please use the change_names command to make the correct changes before invoking the verilog writer.  (VO-11)

6 S3 X' ~) m2 D  ^- \這是代表我的code哪裡有問題呢

kevin

我覺得把memory o/p 先register起來,並把(A+B+C)/2 o/p 也register起來,然後再去把兩者相加後再 register一級會對Timing比較好.

小人發

各位大大   可以幫我看一下這行verilog的問題出在哪嗎
我應該要怎麼修改才好

assign       sum_8b[7:0] = {{mem[19:12]} + {A[8:0] + B[8:0] + C[8:0]}/2};
) `  g2 @, {3 i$ @. O8 N$ r2 B  {
- x: Y, E! @: W8 K8 i因為是用工作站轉出netlist 然後再合成波形
8 }6 X0 b8 X5 \: X$ z- A& ~會出現幾個warning

小人發

要怎麼看阿 ~~
2 C2 K9 G. M0 {4 J8 s9 O: y怎麼確定合成沒錯
9 D6 h& h$ R* |4 _還有combinational loop 這是要確定什麼

bbcall

看合成後的 netlist 是否產生 combinational loop 吧!
如果確定合成沒錯, 即可忽略此訊息~

小人發

原來是floating的問題
% H1 U9 G/ B0 H. I了解了
感謝你的解答
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另外還有一個問題   也是在DV階段跑出來的warning 如下:

design_vision-xg-t> write_sdf -version 1.0 dpwm2.sdf
9 p8 [- [; V  J3 l9 {  eInformation: Annotated 'cell' delays are assumed to include load delay. (UID-282)
Information: Writing timing information to file '/export/home/stevetu/batman/dpwm2/dpwm2.sdf'. (WT-3)
+ P, u; a1 e7 ~& L7 `Warning: Disabling timing arc between pins 'CDN' and 'Q' on cell 'mp_dpwm1/DFF_reg[102]'
         to break a timing loop. (OPT-314)
Warning: Disabling timing arc between pins 'CDN' and 'Q' on cell 'mp_dpwm1/DFF_reg[10]'
         to break a timing loop. (OPT-314)
" f; X! K" J- N' C. |3 I+ S+ {
要怎麼判斷這些warning是必須要解決的
; C  j8 h, |2 d5 u5 Z7 @因為我還可以把波型合成出來
可是我怕最後layout部份會有問題

[ 本帖最後由 小人發 於 2008-4-9 08:32 PM 編輯 ]

cmyang

看起來mem_ext這module是已被synthesis後的verilog netlist, 會顯示Unconnect可能有input or output floating,
若是input floating要查看是否有斷線或是沒設定initial value, output floating就沒關係