關於Design Vision的問題

小人發

用工作站跑verilog的時候
在DV的階段  出現了一個警告

# A. N4 S; q3 k  kWarning: Verilog writer has added 1 nets to module mem_ext using SYNOPSYS_UNCONNECTED_ as prefix.  Please use the change_names command to make the correct changes before invoking the verilog writer.  (VO-11)
2 M# a; S5 K$ e5 \. q. }  ]2 B
這是代表我的code哪裡有問題呢

cmyang

看起來mem_ext這module是已被synthesis後的verilog netlist, 會顯示Unconnect可能有input or output floating,
1 L; ]5 Y6 K! D. n. K" J若是input floating要查看是否有斷線或是沒設定initial value, output floating就沒關係

小人發

原來是floating的問題
了解了
感謝你的解答
% e) _6 t* l) c  A  K/ d# A-----------------------------------------------------
$ @" X9 \% J3 ]( k% ?另外還有一個問題   也是在DV階段跑出來的warning 如下:
+ X% c1 s% f/ @9 e3 r9 L! V4 @
( f; |" L5 ]" N0 u- w+ |! Rdesign_vision-xg-t> write_sdf -version 1.0 dpwm2.sdf
; S0 R. g5 a* `6 A; G; UInformation: Annotated 'cell' delays are assumed to include load delay. (UID-282)
Information: Writing timing information to file '/export/home/stevetu/batman/dpwm2/dpwm2.sdf'. (WT-3)
Warning: Disabling timing arc between pins 'CDN' and 'Q' on cell 'mp_dpwm1/DFF_reg[102]'
2 X3 U5 E( L- S& I+ l         to break a timing loop. (OPT-314)
Warning: Disabling timing arc between pins 'CDN' and 'Q' on cell 'mp_dpwm1/DFF_reg[10]'
8 F3 b6 i! r: @, _, A* a4 J         to break a timing loop. (OPT-314)

要怎麼判斷這些warning是必須要解決的
/ d% v/ G# A. f因為我還可以把波型合成出來
可是我怕最後layout部份會有問題

7 M" D) S7 @- c# P, C( [[ 本帖最後由 小人發 於 2008-4-9 08:32 PM 編輯 ]

bbcall

看合成後的 netlist 是否產生 combinational loop 吧!
如果確定合成沒錯, 即可忽略此訊息~

小人發

要怎麼看阿 ~~
# c, @& J- D% A4 F5 I怎麼確定合成沒錯
還有combinational loop 這是要確定什麼

小人發

各位大大   可以幫我看一下這行verilog的問題出在哪嗎
* Y5 X0 J: Z) K9 d6 e我應該要怎麼修改才好
, U: l, \- }: l: S- u! O1 T$ H
: j! `  Z3 F7 E/ L/ G; [assign       sum_8b[7:0] = {{mem[19:12]} + {A[8:0] + B[8:0] + C[8:0]}/2};
) \9 z$ n$ }8 Y! t
' j: n+ ]& ?: V* F因為是用工作站轉出netlist 然後再合成波形
+ T% q' P" e/ K* T; _' W會出現幾個warning

kevin

我覺得把memory o/p 先register起來,並把(A+B+C)/2 o/p 也register起來,然後再去把兩者相加後再 register一級會對Timing比較好.