關於Design Vision的問題

小人發

用工作站跑verilog的時候
在DV的階段  出現了一個警告

Warning: Verilog writer has added 1 nets to module mem_ext using SYNOPSYS_UNCONNECTED_ as prefix.  Please use the change_names command to make the correct changes before invoking the verilog writer.  (VO-11)
- t8 I* Z1 M& s8 M
# @2 R1 {3 a* O* W1 g: {1 o9 d這是代表我的code哪裡有問題呢

cmyang

看起來mem_ext這module是已被synthesis後的verilog netlist, 會顯示Unconnect可能有input or output floating,
若是input floating要查看是否有斷線或是沒設定initial value, output floating就沒關係

小人發

原來是floating的問題
' K  Q9 l) A3 d5 h; n了解了
$ r; |, v0 D. t7 a7 d" q1 ]! i0 o感謝你的解答
-----------------------------------------------------
1 e& c5 j6 w! i9 j$ I9 {另外還有一個問題   也是在DV階段跑出來的warning 如下:
* S# h2 |2 O2 z9 T: D0 u
design_vision-xg-t> write_sdf -version 1.0 dpwm2.sdf
Information: Annotated 'cell' delays are assumed to include load delay. (UID-282)
) J2 P- H# X( l  E/ ^( I4 cInformation: Writing timing information to file '/export/home/stevetu/batman/dpwm2/dpwm2.sdf'. (WT-3)
Warning: Disabling timing arc between pins 'CDN' and 'Q' on cell 'mp_dpwm1/DFF_reg[102]'
         to break a timing loop. (OPT-314)
Warning: Disabling timing arc between pins 'CDN' and 'Q' on cell 'mp_dpwm1/DFF_reg[10]'
         to break a timing loop. (OPT-314)

要怎麼判斷這些warning是必須要解決的
因為我還可以把波型合成出來
可是我怕最後layout部份會有問題
7 {$ W+ h8 u4 `) L$ y) P2 X! A* m
[ 本帖最後由 小人發 於 2008-4-9 08:32 PM 編輯 ]

bbcall

看合成後的 netlist 是否產生 combinational loop 吧!
如果確定合成沒錯, 即可忽略此訊息~

小人發

要怎麼看阿 ~~
$ U( ]% O6 E# d* s' D6 C怎麼確定合成沒錯
* O  b  U) @6 q4 `7 k7 l, s還有combinational loop 這是要確定什麼

小人發

各位大大   可以幫我看一下這行verilog的問題出在哪嗎
/ X* k  i2 _9 N6 m% L9 v& g+ C我應該要怎麼修改才好

assign       sum_8b[7:0] = {{mem[19:12]} + {A[8:0] + B[8:0] + C[8:0]}/2};

因為是用工作站轉出netlist 然後再合成波形
會出現幾個warning

kevin

我覺得把memory o/p 先register起來,並把(A+B+C)/2 o/p 也register起來,然後再去把兩者相加後再 register一級會對Timing比較好.