chip power ring 电阻一般不超过多少？

linger809 · 發表於 2010-9-11 16:13:21

回復 1# scy8080

　以ＴＳＭＣ作为参考，90纳米以下要满足bus电阻小于１欧姆，90纳米以上要满足bus电阻小于３欧姆；如果不满足该设计规则，esd zap的时候
很可能打坏core里的device。
　

linger809 · 發表於 2010-9-11 16:24:01

最好不要超過 1 ohm，谢谢
- R6 O8 k$ Y- A& @超过1ohm, I/O元件大些，这个尺寸大小怎么&#2646 ... S0 a. J9 p/ A5 a, t, ]( J: z
scy8080 發表於 2008-10-31 12:01 AM

I/O元件大些有一定的帮助，但瓶颈不是在I/O元件本身的大小上，所以I/O元件大些起到的作用不是很大，比如diode,Ncs的面积大，实际上对diode,Ncs的交流导通电阻减小并不是
很明显，由于ｂｕｓ太长了，上面的IR drop太大，比如ead zap 2000v，有大概1.3 amps的电流，如果ｂｕｓ电流从１欧姆变到２欧姆，那压降就增加1.3v，而单从增大io的面积
来平衡ｂｕｓ电阻的增大是很难的（再说成本上也不允许我们降ｉｏ的面积做的很大），势必会对core device形成危险！

linger809 · 發表於 2010-9-11 16:43:44

还有一个问题，我们在做IO 管时，拉大CON到GATE的距离，大概3-4um，& ...
& w! E3 |8 b- dscy8080 發表於 2008-10-31 12:07 AM

拉大 CON到GATE的距离也只是拉大drain 端CON到GATE的距离，不会拉大source端CON到GATE的距离（同时一般会将salicide也去掉），
其作用是增大drain端的电阻，相当于在drain端串联了一个电阻，起到在esd 冲击时保护自己不被打坏；能保证ggnmos下寄生的诸多npn管
（gdpmos下寄生pnp管）能够均匀的被打开，进入snapback状态，泄放esd电流；如果drain端这个等效的串联电阻不够大，寄生的诸多
npn管（gdpmos下寄生pnp管）可能不能够均匀的被打开进入snapback状态，只是有的开有的没有打开，而esd的电流或者说能量是一定的，
必须泄放，电流在局部逐渐增大，出现二次击穿（热击穿），把device烧掉，我们通常看到的emmi图片上出现在source与drain 端的那道小
暗条或者drain端的小洞洞或者gate下的小洞洞，都是被烧毁掉的痕迹！

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