設為首頁收藏本站

開啟輔助訪問切換到窄版

1 2 3 4

Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › 用verilog撰寫取對數log電路

發新帖

樓主: michael6172

上一主題

下一主題

[問題求助] 用verilog撰寫取對數log電路

1^#

發表於 2009-10-11 17:58:07 | 顯示全部樓層

cool

回復支持反對

使用道具舉報

2^#

發表於 2009-10-12 09:12:02 | 顯示全部樓層

我想看我想看

我也想看看怎麼寫的@@

...............................

回復支持反對

使用道具舉報

3^#

發表於 2009-10-20 10:25:45 | 顯示全部樓層

@@

雖然看完了...但還是看不太懂其原理= =................

回復支持反對

使用道具舉報

發新帖

首頁|手機版|Chip123 科技應用創新平台 |新契機國際商機整合股份有限公司

GMT+8, 2024-5-16 04:39 AM , Processed in 0.106014 second(s), 16 queries .

Powered by Discuz! X3.2

© 2001-2013 Comsenz Inc.

快速回復 返回頂部 返回列表