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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › 用verilog撰寫取對數log電路
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[問題求助] 用verilog撰寫取對數log電路

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1#
發表於 2008-4-1 13:27:32 | 顯示全部樓層

回復 2# 的帖子

Thanks a lot.
5 @* T7 a# U1 y
0 ^( A% j* a+ k) z$ @真的很受用哦！
( U' s, z/ r" @! C  k7 F2 U$ Z' z- _2 o

5 T8 \: }3 |, I' GThanks a lot.
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