Chip123 科技應用創新平台

 找回密碼
 申請會員

QQ登錄

只需一步,快速開始

Login

用FB帳號登入

搜索
1 2 3 4
查看: 17789|回復: 6

layout中該注意的事情

  [複製鏈接]
發表於 2008-2-13 12:20:04 | 顯示全部樓層 |閱讀模式
想請問一下 有關 power,LDO...類比方面的各 block 中7 ]( u( V5 I+ c

/ C8 A$ M9 ~) O9 H- x# n$ {畫這些線路時你們都注意哪些方面的問題' v. V; P3 a, |, @. B
9 ?8 a/ k+ m. h% Y2 s5 h3 g
可以互相討論一下嗎2 S9 V" s+ k% F% ~% _

, S" U3 x, D4 I! C4 S% E. U回答時也請說明哪種 block1 o+ t' W2 Z- w+ a2 g; E0 y
. \2 f: V& t2 |5 ]2 B) g
[ 本帖最後由 cindyc 於 2008-2-13 12:21 PM 編輯 ]
發表於 2008-2-14 21:53:42 | 顯示全部樓層
布局前的准备:
: D. h3 P$ B4 w6 Z2 }; k1 查看捕捉点设置是否正确.08工艺为0.1,06工艺为0.05,05工艺为0.025.! ~  f4 r4 g5 O% Y
2 Cell名称不能以数字开头.否则无法做DRACULA检查.  ?6 y1 _' h) S7 p1 Y  m8 g/ O
3 布局前考虑好出PIN的方向和位置
" O' R6 L$ ?) j6 j! k4 布局前分析电路,完成同一功能的MOS管画在一起
, c9 V' o* _6 ?; x+ ~; r, j* P5 对两层金属走向预先订好。一个图中栅的走向尽量一致,不要有横有竖。
1 O4 W( M+ I, A$ k' @. H$ \8 o8 d6 对pin分类,vdd,vddx注意不要混淆,不同电位(衬底接不同电压)的n井分开.混合信号的电路尤其注意这点.
4 c  |& s( N* v5 ?6 c3 G0 f+ D7 在正确的路径下(一般是进到~/opus)打开icfb.7 G( `% _. H7 o/ K0 @7 w( b
8 更改cell时查看路径,一定要在正确的library下更改,以防copy过来的cell是在其他的library下,被改错.+ ^5 k0 Q- v$ e# m3 P9 i% |
9 将不同电位的N井找出来.
# k, |; }) J( o布局时注意:
0 I4 G0 A( y, V; O" h+ S10 更改原理图后一定记得check and save
3 A5 x' R. ~$ q: J# M+ K11 完成每个cell后要归原点8 `% w9 K, P. W4 o# w6 d' Y
12 DEVICE的 个数 是否和原理图一至(有并联的管子时注意);各DEVICE的尺寸是否和原理图一至。一般在拿到原理图之后,会对布局有大概的规划,先画DEVICE,(DIVECE之间不必用最小间距,根据经验考虑连线空间留出空隙)再连线。画DEVICE后从EXTRACTED中看参数检验对错。对每个device器件的各端从什么方向,什么位置与其他物体连线 必须 先有考虑(与经验及floorplan的水平有关).
8 R% V+ J. ]! M% R6 g13 如果一个cell调用其它cell,被调用的cell的vssx,vddx,vssb,vddb如果没有和外层cell连起来,要打上PIN,否则通不过diva检查.尽量在布局低层cell时就连起来+ V. o0 b# J0 ]3 l8 `# v( i
14 尽量用最上层金属接出PIN。' g! O+ o( n1 v* {& H# U1 `% X
15 接出去的线拉到cell边缘,布局时记得留出走线空间.
2 I  }. [: W" G9 v7 x- a+ g16 金属连线不宜过长;
; L$ R- c. F: ]* V. u17 电容一般最后画,在空档处拼凑。; G6 w, M, ~8 A4 D, j- v9 n
18 小尺寸的mos管孔可以少打一点.
. _0 _3 v$ R0 c4 ?% F1 U3 z19 LABEL标识元件时不要用y0层,mapfile不认。4 [4 u! C+ M. {8 [; |$ \# d1 t
20 管子的沟道上尽量不要走线;M2的影响比M1小.
( _% l3 E$ F/ t- ~+ t2 s7 [* j6 k21 电容上下级板的电压注意要均匀分布;电容的长宽不宜相差过大。可以多个电阻并联.  w# V+ ~3 J4 }; c+ I8 U
22 多晶硅栅不能两端都打孔连接金属。
- L- L1 l! z- A5 D23 栅上的孔最好打在栅的中间位置.
  |" U+ w; X2 I9 h0 H1 d, J0 [24 U形的mos管用整片方形的栅覆盖diff层,不要用layer generation的方法生成U形栅.
8 o3 S; H7 U1 A; ]1 ]25 一般打孔最少打两个3 k. G; C* D+ `+ P5 D" T: x
26 Contact面积允许的情况下,能打越多越好,尤其是input/output部分,因为电流较大.但如果contact阻值远大于diffusion则不适用.传导线越宽越好,因为可以减少电阻值,但也增加了电容值.
% p* I  |# t7 P; E27 薄氧化层是否有对应的植入层- t6 X8 W* k7 V* d7 s
28 金属连接孔可以嵌在diffusion的孔中间." @* f0 N) C$ R; `( A5 _1 B
29 两段金属连接处重叠的地方注意金属线最小宽度
* B# i6 ?" @# ]- m- p30 连线接头处一定要重叠,画的时候将该区域放大可避免此错误。
! F: s, I! p9 |31 摆放各个小CELL时注意不要挤得太近,没有留出走线空间。最后线只能从DEVICE上跨过去。
6 _, c3 `) A  u1 N( o32 Text2,y0层只是用来做检查或标志用,不用于光刻制造.
( x. y( ]% g4 c33 芯片内部的电源线/地线和ESD上的电源线/地线分开接;数模信号的电源线/地线分开。
# G/ B+ [3 V: f8 Y- p7 h9 V* u34 Pad的pass窗口的尺寸画成整数90um.' a4 |( ?/ x: W5 f& @# ?% c7 ?
35 连接Esd电路的线不能断,如果改变走向不要换金属层
$ ^0 W2 U4 M: Y# k) o36 Esd电路中无VDDX,VSSX,是VDDB,VSSB.
+ K& d. X5 A+ b. E5 U/ W37 PAD和ESD最好使用M1连接,宽度不小于20um;使用M2连接时,pad上不用打VIA孔,在ESD电路上打。
; f9 u* T' ]& z* n1 H6 a38 PAD与芯片内部cell的连线要从ESD电路上接过去。, O- e! ^0 y' L/ K
39 Esd电路的SOURCE放两边,DRAIN放中间。: B% W5 V% Y! \! p- m+ |
40 ESD的D端的孔到poly的间距为4,S端到poly的间距为^+0.2.防止大电流从D端进来时影响poly.
& A- Y8 g7 Q$ L+ H  c4 X# O41 ESD的pmos管与其他ESD或POWER的nmos管至少相距70um以上。8 l: z# J2 M0 _$ m9 h
42 大尺寸的pmos/nmos与其他nmos/pmos(非powermos和ESD)的间距不够70um时,但最好不要小于50um,中间加NWELL,打上NTAP.
# [5 [, \6 h4 ~/ E# ]) h9 ~1 z# S43 NWELL和PTAP的隔离效果有什么不同?NWELL较深,效果较好.% n( \2 `1 V- q, Q
44 只有esd电路中的管子才可以用2*2um的孔.怎么判断ESD电路?上拉P管的D/G均接VDD,S接PAD;下拉N管的G/S接VSS,D接PAD.P/N管起二极管的作用.* j2 f" j. V" Q" n. |; E* y
45 摆放ESD时nmos摆在最外缘,pmos在内.
3 {$ I5 i% j; d46 关于匹配电路,放大电路不需要和下面的电流源匹配。什么是匹配?使需要匹配的管子所处的光刻环境一样。 匹配分为横向,纵向,和中心匹配。1221为纵向匹配,12为中心匹配(把上方1转到下方1时,上方2也达到下方2位置)21中心匹配最佳。
) j! j( `4 Z+ z; h0 ?. s47 尺寸非常小的匹配管子对匹配画法要求不严格.4个以上的匹配管子,局部和整体都匹配的匹配方式最佳.
! T; k0 S: }/ j' S8 l- [48 在匹配电路的mos管左右画上dummy,用poly,poly的尺寸与管子尺寸一样,dummy与相邻的第一个poly gate的间距等于poly gate之间的间距.% C- X9 F5 z; b
49 电阻的匹配,例如1,2两电阻需要匹配,仍是1221等方法。电阻dummy两头接地vssx。& H$ d' v3 F) C# T4 L7 ?# F( _
50 Via不要打在电阻体,电容(poly)边缘上面.* O# \, A9 i! I$ O+ q! Z# U8 d
51 05工艺中resistor层只是做检查用2 a3 T+ ]: `1 M7 N6 A: z
52 电阻连线处孔越多,各个VIA孔的电阻是并联关系,孔形成的电阻变小." d) K0 K: K% \: s: |# f$ _- ^
53 电阻的dummy是保证处于边缘的电阻与其他电阻蚀刻环境一样.
( i' e. f4 v% s0 J/ ]54 电容的匹配,值,接线,位置的匹配。
% s: \! ~- T( i5 v& m55 电阻连接fuse的pad的连线要稍宽,因为通过的电流较大.fuse的容丝用最上层金属.  B0 \: @  d+ ^+ Z+ k7 p

( I4 c, K6 {4 h- y' ]56 关于powermos
% U- V6 X4 P& @7 H6 J& l: c① powermos一般接pin,要用足够宽的金属线接,% _( x1 g. G$ X2 {) [
② 几种缩小面积的画法。4 e# [9 c! s" n- j5 D5 I
③ 栅的间距?无要求。栅的长度不能超过100um
; m! [, J/ h* D9 R0 d) y0 R57 Power mos要考虑瞬时大电流通过的情况,保证电流到达各处的路径的电阻相差不大.(适应所有存在大电流通过的情况).
; W) l0 n: c7 Z6 G7 D6 ?- J$ L58 金属层dummy要和金属走向一致,即如果M2横走,M2的dummy也是横走向) A3 F& S$ B% Z. E' d, E1 I
59 低层cell的pin,label等要整齐,and不要删掉以备后用.$ Z9 S# L7 p( [, r4 j8 E
60 匹配电路的栅如果横走,之间连接用的金属线会是竖走,用金属一层,和规定的金属走向一致。" I' l! [& ~  ]2 P: F. T! T0 b2 P
61 不同宽度金属连接的影响?整个layout面积较大时影响可忽略.6 E3 Y; R  I9 c( F7 a
62 输出端节电容要小.多个管子并联,有一端是输出时注意做到这点.! ~6 P. G# _8 w' ^/ R
63 做DRACULA检查时,如果先运行drc,drc检查没有完毕时做了lvs检查,那么drc检查的每一步会比lvs检查的每一步快;反之,lvs会比drc快.
8 \/ f9 X/ p9 H! @% Z64 最终DRACULA通过之后在layout图中空隙处加上ptap,先用thin-oxid将空隙处填满,再打上孔,金属宽度不要超过10,即一行最多8个孔(06工艺)0 q- a& O% e0 V; g, h3 a9 s( A
65 为防止信号串扰,在两电路间加上PTAP,此PTAP单独连接VSS PAD.' R" f# F* R! Y- R% L
66 金属上走过的电压很大时,为避免尖角放电,拐角处用斜角,不能走90度度的直角.
3 W+ |1 P8 U: D# g3 h$ d67 如果w=20,可画成两个w=10mos管并联
) h! H2 G* a5 I2 q68 并联的管子共用端为S端,或D端;串联的管子共用端为s/d端.
* K$ U( c! L* X! ^$ G" `4 C出错检查:
8 U: m1 P" T7 \69 DEVICE的各端是否都有连线;连线是否正确;
1 k# a1 ?( \4 L70 完成布局检查时要查看每个接线的地方是否都有连线,特别注意VSSX,VDDX
/ w  r" X5 a& {: r# v6 S/ C71 查线时用SHOTS将线高亮显示,便于找出可以合并或是缩短距离的金属线。& v/ y& F7 X2 y- L2 @- y
72 多个电阻(大于两根)打上DUMMY。保证每根电阻在光刻时所处的环境一样,最外面的电阻的NPIM层要超出EPOLY2 0.55 um,即两根电阻间距的一半。8 {2 @) p  |" }; C$ r# L3 @1 W
73 无关的MOS管的THIN要断开,不要连在一起
! _& y6 z8 t; p8 p74 并联的管子注意漏源合并,不要连错线。一个管子的源端也是另一个管子的源端8 I9 l* x5 G1 v
75 做DRAC检查时最上层的pin的名称用text2标识。Text2的名称要和该pin的名称一样.5 K4 G# q1 F- l6 E  g5 _! w
76 大CELL不要做DIVA检查,用DRACULE.
- E; a' v# Z: U  T77 Text2层要打在最顶层cell里.如果打在pad上,于最顶层调用此PAD,Dracula无法认出此pin.
% [% v1 Z' u; k" u; e& U78 消除电阻dummy的lvs报错,把nimp和RPdummy层移出最边缘的电阻,不要覆盖dummy$ Q7 G' `2 N' B$ D/ _# x/ S; y
79 06工艺中M1最小宽度0.8,如果用0.8的M1拐线,虽然diva的drc不报错,但DRACULE的drc会在拐角处报错.要在拐角处加宽金属线.
. Y) p; `* e$ X9 z80 最后DRACULA的lvs通过,但是drc没有过,每次改正drc错误前可把layout图存成layout1,再改正.以免改错影响lvs不通过,旧版图也被保存下来了." d. D5 X' f8 @9 ^
81 Cell中间的连线尽量在低层cell中连完,不要放在高层cell中连,特别不要在最高层cell中连,因为最高层cell的布局经常会改动,走线容易因为cell的移动变得混乱.
, B0 z" `: y! u9 x" J0 _; v82 DRACULA的drc无法检查出pad必须满足pad到与pad无关的物体间距为10这一规则.
3 D' ~" X. ^' b2 Q3 Q. s6 M83 做DRACULA检查时开两个窗口,一个用于lvs,一个用于drc.可同时进行,节省时间.2 \, f4 ?1 R) Z
容易犯的错误! `3 B1 X& g" r" D6 ?: D' l3 @, o2 h
84 电阻忘记加dummy
3 ?4 I  o& S9 L: f! U4 K: r: M; I85 使用NS功能后没有复原(选取AS),之后又进行整图移动操作,结果被NS的元件没有移动,图形被破坏.
' I- {: U% q9 x" o86 使用strech功能时错选.每次操作时注意看图左下角提示.
- C9 S, p; ^# }4 I1 S# v; ^* x* O87 Op电路中输入放大端的管子的衬底不接vddb/vddx.% c% H" h! d, ?' M6 k3 V, f
88 是否按下capslock键后没有还原就操作" U* V' g: N7 F+ ~
节省面积的途径/ H0 n% t. F# Y1 o, q4 [2 O5 J5 W
89 电源线下面可以画有器件.节省面积.; X! |& d) j( \+ D: n
90 电阻上面可以走线,画电阻的区域可以充分利用。- b# r. {) R0 L6 Z, x& N
91 电阻的长度画越长越省面积。
$ r# b# h& |# J$ C% F3 f92 走线时金属线宽走最小可以节省面积.并不需要走孔的宽度.: k- o4 s  W' ?$ P' e& h: H" G9 g
93 做新版本的layout图时,旧图保存,不要改动或删除。减小面积时如果低层CELL的线有与外层CELL相连,可以从更改连线入手,减小走线面积。3 W) W0 K3 q6 E: E; H$ p* p4 r
94 版图中面积被device,device的间隔和走线空间分割。减小面积一般从走线空间入手,更改FLOORPLAN
發表於 2008-2-26 10:33:12 | 顯示全部樓層
1 查看捕捉点设置是否正确.08工艺为0.1,06工艺为0.05,05工艺为0.025.
6 {& k$ F8 _% _9 \: P. y请教二楼,是否一定要这样设置?倘若我按照规则上的最小尺寸来设置,可以吗?
發表於 2008-2-26 11:43:43 | 顯示全部樓層
22 多晶硅栅不能两端都打孔连接金属。6 u: K( I# ]4 j, u& k" h9 v
做了会有什么影响?
發表於 2008-10-23 16:20:50 | 顯示全部樓層
"22 多晶硅栅不能两端都打孔连接金属。" 不会吧,我就是这么做的???有问题吗
發表於 2009-7-28 20:05:53 | 顯示全部樓層
22 多晶硅栅不能两端都打孔连接金属
. g5 \' z2 [! t5 K  F; m- V同问!!! 不明白原因
發表於 2009-8-9 22:00:16 | 顯示全部樓層
剛好要瞭解這方面的資訊,正好做來參考...
+ P8 i) i9 _, ^. r, k! A/ |  r* x& l% q
謝謝分享...
您需要登錄後才可以回帖 登錄 | 申請會員

本版積分規則

首頁|手機版|Chip123 科技應用創新平台 |新契機國際商機整合股份有限公司

GMT+8, 2024-3-29 08:42 PM , Processed in 0.117007 second(s), 18 queries .

Powered by Discuz! X3.2

© 2001-2013 Comsenz Inc.

快速回復 返回頂部 返回列表