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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › TestBench For VHDL
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[問題求助] TestBench For VHDL

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1#
發表於 2008-2-9 00:59:49 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
我寫了一個6 X 64的記憶體,現在想要寫個TestBench去測試,但是總不可能用手key in吧,' j) w4 l4 V( \$ o' M" a
" F- R$ S4 \+ `* S# H2 T
太本土的作法,想請問有經驗的人,如何自動產生大量測試數據給我的TestBench呢?
$ S( B: q& Z& v3 O1 P3 _* [
4 j! a- {0 d. p; H) E8 ^請指點一下,謝謝!
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kevin
2#
發表於 2008-2-13 14:19:36 | 只看該作者
256x16 RAM model & RAM testbench9 m+ R7 X9 e% u% p; M! X2 s4 w; B
7 }! H; |, H7 q) r5 w1 r

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3#
發表於 2008-2-14 23:21:30 | 只看該作者
拜師學藝,交點學費
9 j' c9 Q, w0 r) r6 R" a& j# u這也是一種交流的方式
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shintom
4#
發表於 2008-11-27 16:55:05 | 只看該作者
路過的路人甲
  o, d7 l5 q- j& o! r看到不錯的帖子 突然感到興趣
: z/ z; @+ q0 D( C0 }- F' {我也來學習學習
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shintom
5#
發表於 2009-7-13 14:03:10 | 只看該作者
還不錯的source code
& I7 M% M" g0 O6 G我來研究看看 最近剛好派的上用場
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