LVS的錯誤訊息要怎麼了解

uurtu666

請問各位前輩,有沒有電子檔是針對LVS這部份來做說明的,我找了很久都找不到

crystal_blue

要解LVS的ERROR其實有不少小技巧，例如在連接線上打PIN NAME讓強制偵錯軟體去認到
這條線路，在LAYOUT上我們稱之為"硬對"，此外也有故意造成線路開路，一段一段的去分解
+ w1 y- X; a% Y, }線路，然後找出線路SHORT的地方，但不論技巧多麼的純熟最終還是回到一個原點，就是看
' w* p5 Y, m3 u/ \% d' i! U: C9 {+ b熟你的電路，也唯有LAYOUT時小心，也可能減少DRC & LVS的錯誤。
, P; k) G* z+ m9 p
$ I) y' `0 G" h( Z此外要注意一點，CMOS是一個四端點的元件，任何一個端點接錯都會造成DEVICE認不到
所以不論是從REPORT上還是用CALIBRE的線上偵錯方式，都必須了解這個關鍵，其它的
0 S0 K& W6 x: o: l: c  H就是對於電路的熟悉了。

以上是個人的經驗~希望對您有幫助!

hyf050

解LVS:
  J- M' @, A1 A5 ^% E! R7 i1. 若有short發生要先解
1 X- U" F0 D) t2 l* ~, N  T& s; ^2.pin name 和 pwr/gnd pin 是否都對上, device type 是否一致(layout 和 spice)
# _- j( }7 u$ M- v  c8 k3.可由report INFORMATION 看出一些蛛絲馬跡,例如layout p,n mos 比 spice 比對出來多,
9 C1 `9 D1 g2 b* P1 l   而 inv ...反而變少,有可能是你p,n mos 沒接到vdd 和 gnd .

4 ^$ A* T  `) Y0 a: G有時LVS comfile  option 設定也會影響run 出的結果喔,像是:
. z5 [% O* V# V' {! ?LVS RECONGNIZE GATE ALL (若設定為ALL,則不會check nand,nor ...2個以上input gate 的順序)

: r" @. _5 b% C/ Z2 OLAYOUT CASE NO
SOURCE CASE NO  可設定layout 和 spice  cell name 大小寫 是否要一致

# [  z$ S; t3 z* p9 R5 K  U希望有助於你解LVS

vjc5

個人認為是經驗吧, 多做幾次就可以
你用的是calibre嗎?
* K& A. G8 [' t8 L% J' H如果是的話, 可以點選錯誤的資訊 很容易就可以除錯了

edengod

1.你沒說是什麼 tool
2.你沒給LVS的錯誤訊息   沒人知道你遇到什麼問題
2 W! x1 M/ Z! a) J- c也就沒人能跟你說了
3.你只是要問一般 LVS的錯誤訊息 的涵義  
看你tool 的書都有解釋

ynru12

多找個幾次就會了
其實錯來錯去，你會發現到錯誤的原因都是跑不出那幾個方向的!!!

st80069

喔喔喔~~好不容易發現一篇我可以稍稍沾點邊回帖XDD，
9 i' ?7 A1 k% d剛好學校有提供化LAYOUT的專題可以學習，
- e( ]0 d% S( X7 t照上學期修課經驗，還真的就是大大們所講的經驗決定一切XD
: t. h6 {+ Y8 M1 L而我常錯的地方，就是schematic內輸入相對應位置跟LAYOUT不同而錯，
例如NAND2內的mos輸入變成簡圖後依序是a,b，結果在LAYOU上由於邏輯上順序調換也不影響function，把原本在schematic裡是輸入A→a，輸入B→b，在LAYOUT裡卻是A→b,B→a，這樣，就算你的LAYOUT function依舊正確，但還是會不給過哩~~
抱歉，用大學的經驗來回答問題，真是有點在各位關二哥面前耍大刀的感覺....XDD

karenchen

上面幾各樓主說的都沒錯我也認為姊LVS都是需要經驗，當你LAYOUT畫久了自己也都猜的出來市哪裡部隊，現在大多業界都使用CALIBRE就可以點選錯誤的地方，不過我個人是覺得先看看你吃進去的檔案對部隊，然後在看說有哪幾科MOS沒有認到先去解決MOS沒有任到的問題，之後的錯誤就很好找了，就只需要對照電路看看哪幾條線部隊在去追蹤，不然就用幾條線強迫他OPEN在打TEXT強迫他任這條線就可以猜到了

oligxoi

請問大大們阿
- V, A: Z% z9 G% U, X6 T要跑lvs時
產生.sp檔一直發生錯誤
沒辦法成功
& ^9 a# n" T! b/ ^; E2 E( @請問是甚麼問題阿

小緯仔

會不會是top cell name的問題呀

9 Z5 c) V0 V: s4 P在跑LVS的時候，會要求給sp檔的路徑和名稱
' H8 V* t! T9 |# b; n
5 f: q' Y* _0 l  ^8 n6 H4 Z6 u名稱那邊使用top cell name的檔名試試看

jkchien

LVS電子檔
建議你參考你所用的驗證工具本身的user guide
) t% c8 E- m  P裡面會把驗證的演算法做說明

' }$ k5 u0 D* |LVS的確是經驗累積才會有心得
2005年在Cadence研討會上，我分享我的LVS除錯心得
也在基礎課程中教導
' h5 {3 a" j( S& s/ U) \LVS ( Layout Versus Schematic)：比對佈局圖內所有的元件之數量、尺寸、數值大小和極性以及連接線是否和電路圖一致。
. m! R& J. U* t在此分享給大家
5 M) r2 O3 S: o/ j' j
口訣
ㄧ對多→斷路
5 L- R5 A, _- a! x( S4 e% W2 e$ k多對一→短路
# o/ ?4 ]( O' \! Z多對多→混合型短斷路
3 U$ q$ s$ I/ _; q( [要搭配report file，就可以輕易又準確的判斷是錯在哪

uurtu666

一對多是指什麼一什麼多?可以請大大再說清楚一點麻,謝謝

0jason0

口訣
1 o2 m: `2 n0 H) H5 t, Qㄧ對多→斷路
多對一→短路
% D5 N+ }- T2 }- j多對多→混合型短斷路
* K9 V% [, |( a5 A$ |. c) R% F要搭配report file，就可以輕易又準確的判斷是錯在哪
3 J; b0 n9 s2 a& x' Z  F感覺這好熟悉阿

amanda_2008

也很期待关于口诀的解释

ryan1

請問這個report要怎麼解釋才對.請高手解答.左邊是layout 右邊是netlist
5 M! |* d% N1 g0 s4 M; E1 v
84(66.150,9.560)  MN(nch_5_esd)                           MI81  MN(nch_5)
         S: DGND(0.240,5.040)                                      s: DGND
- T5 A: G- q$ {         B: DGND(0.240,5.040)                                      b: DGND
: e: y) P4 ?( @! R         G: 75(67.510,8.620)                                       ** no similar net **
         D: DGND(0.240,5.040)                                      ** DGND **
         ** IOENB(39.885,42.410) **                                g: IOENB
         ** no similar net **                                             d: N_20

君婷

你是用cadence tools的嗎?
# t9 q  H9 s; C( `% P5 z是的話，恭喜你 從lvs的錯誤訊息中，我記得上面的數值還是文字 你用滑鼠點二下，然後你的layout圖有問題的那一層就會反白辣= =
這是我學長與我說的，我之前才問說 即然設計了除錯訊息，那為何不將那相關有問題的階層給反白 就是學 tanner一樣 讓你直接看到是那一塊有問題!
學長才終於肯告訴我
還有drc有錯誤的話，從錯誤訊息的文字中 ，還是裡面的圖案點2下也會出現錯誤的區塊在那一邊辣= =
真的要憑經驗找，對新人來說你要找到何時辣= =

# e+ b. w1 c4 h6 `3 U9 M  s錯誤訊息中 好像有個綠色的小圖案 可用滑鼠點2下看看喔!

君婷

就是在錯誤訊息視窗裡 左右都有顯示什麼點有問題，如左邊顯示有2點開路，右邊顯示只有1點  ，此layout與schematic不符。
那這左右2邊所顯示的錯誤訊息中 ，記得有符號你去點2下 後再去看layout圖，其圖中有問題的階層他的周圍邊框會變反白，這樣你就很好除錯囉!
1 a2 k9 v* @2 V9 D尤其是drc更好除錯，除錯速度能更快，因為你都已知drc的錯誤訊息知道那裡違反了rule，只是要查那塊 階層在那裡，所以點2下 讓那塊階層邊框反白 就很快找到，知道怎修改。
, v# \* |* Y% w& V; G) p而lvs還須思考與schematic那裡有不符了...

. ~# r+ O7 _2 @! y4 r1 x1 T[ 本帖最後由 君婷 於 2008-5-12 11:39 PM 編輯 ]

correct

真的是經驗啦!!!
; j9 k% q* b. n多看~~久了以後你的敏感度就會出來了!!
0 T$ v/ t* ~+ W2 r3 L$ j7 P+ b裡面一些英文的關鍵字也要了解

shmiyi

請問這個report要怎麼解釋才對.請高手解答.左邊是layout 右邊是netlist
. ?" T3 F8 g' |4 E
84(66.150,9.560)  MN(nch_5_esd)                           MI81  MN(nch_5)
) ]- O! K: a$ c: A  ]         S: DGND(0.240,5.040)                                      s: DGND
         B: DGND(0.240,5.040)                                      b: DGND
* P: b9 o7 u; g5 S! A         G: 75(67.510,8.620)                                       ** no similar net **
         D: DGND(0.240,5.040)                                      ** DGND **
! [& |! Y& y+ t. g+ [6 E; `         ** IOENB(39.885,42.410) **                                g: IOENB
: ~1 u, t4 I' S' N         ** no similar net **                                      d: N_20
! ~/ Z, p+ I+ p7 B. W4 \: O) v-------------------------------------------------------------------------------------------
你的ESD-NMOS GATE端接去火星了
               DRAIN端你接到DGND了
要看懂REPORT比會點TOOL的亮點還重要
老師在講你沒在聽

arthur03226

84(66.150,9.560)  MN(nch_5_esd)                           MI81  MN(nch_5)
         S: DGND(0.240,5.040)                                      s: DGND
         B: DGND(0.240,5.040)                                      b: DGND         
6 G/ R' P& w4 b         G: 75(67.510,8.620)                                       ** no similar net **
0 S2 }3 D* j% I         D: DGND(0.240,5.040)                                      ** DGND **
1 p2 e8 a" \8 V* W% t- F         ** IOENB(39.885,42.410) **                                g: IOENB
$ q  W8 y( e% h' E1 M' ]& f5 m( t' s         ** no similar net **                                      d: N_20
  o' ?6 G0 C0 W4 \9 Y0 q
! Q" h6 o8 }2 u9 P8 V4 q6 r! `
  a2 Q$ b( e2 t. P9 d' W1.source  & body 有對上
* f0 S/ |1 G+ y% C2 R2.gate 端 可能有接上而IOENB這條訊號因為其他原因沒認出來，也可能是沒接上IOENB，所以給流水號，先不管。
$ z4 x; [7 x" \% W3.非常明顯drain端應該接N_20你short到DGND去了。