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[問題求助] Cylone V GT 的clock control 輸出問題

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發表於 2022-7-22 13:48:47 | 顯示全部樓層 |閱讀模式
大家好,初學FPGA,請多多指教。
* Z* J7 `6 U. {8 }9 X利用FPGA 當作PWM進行除頻後輸出,控制輸入clock 頻率為200MHz至300MHz經過除頻能夠正常輸出訊號,超過於300MHz或是低於200MHz卻無法得出訊號(可控制頻率為810MHz至10MHz),想請教為甚麼在沒有超過控制頻率卻無法正常輸出呢?
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