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[問題求助] CIC類比IC競賽決賽-電路除錯求救

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發表於 2020-7-16 15:46:19 | 顯示全部樓層 |閱讀模式
今年參加CIC競賽決賽遇到一些問題,想請教專家意見。
, D% |- F1 [, E! x& I
            : N* e% _5 F% A3 K: c
這是今年決賽的電路圖,為6bit log DAC,使用0.35um製成,工作電壓3.3v。7 w) ]. h3 ]" R/ k* W
初始時會對63C充電至2v,再利用C減少63C儲存的電荷,最後用Buffer輸出。
! a* p- c1 E7 c8 P# I' Q& e: ~7 ?! m: H8 ^; [

: d2 m: }) R. d) j6 p8 k# A              
- ^- C8 f! _0 I這是時序圖,CLKb為CLK的反相訊號。" [" Z* m, a+ |: j1 [; g
參數規格要求DNL<0.5 LSB,在比賽時確認有達到標準,但成績公布時DNL參數卻大於0.5 LSB。
/ j& q8 _3 n0 t7 W; d* Z' I; X以下是成績複查的結果
8 [2 ?2 b4 t+ h/ @) f         
: b/ [/ y0 X: N' B' L在63個DNL數值中,前62個都正常,但為什麼在最後一點突然超標,' d- w/ y4 o4 t
實在想不出哪裡出錯,拜託各位專家高手替我找出問題。

/ Z3 e5 i& n$ {+ J+ Z( N( I/ X0 R, i; ~9 n+ @3 i5 C) T, f

+ Y$ L3 X. z: G" _# B1 ]  d! T, m7 T5 d1 R

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發表於 2020-8-6 09:46:21 | 顯示全部樓層
如果確認63C及C charge sharing的結果都符合預期
0 s* j/ |# Q( r- r6 \4 ^可以看看Output buffer的input range足夠嗎?
發表於 2022-3-2 13:34:14 | 顯示全部樓層
想請問樓主是比full custom的嗎
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