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[問題求助] [急]verilog pipeline bubble 設計

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發表於 2016-10-19 23:25:35 | 顯示全部樓層 |閱讀模式
我目前在設計一個pipeline的電路,且有防bubble機制,但在設計的過程中有些問題~
& x, N6 x* b* n想請問一下大家!!5 l' q+ D( U3 W% j
該怎麼設計?
- H2 P) ]/ W( j; c% r以下是我需要的功能~

$ X, ?: V/ ~% g9 q3 I( @( h  p; S
Module name
my_pipeline
Signal
Direction
Description
clk
input
System clock
rst_n
input
reset signal, active low
d_in[15:0]
input
DUT input data
d_rdy
input
DUT input data ready
d_full
input
The next stage data full signal
pp_d[15:0]
output
DUT output data
pp_rdy
output
DUT output data ready
pp_full
output
DUT full signal to preceding stage
$ l  j7 n/ Q% I- x
7 {$ k1 c9 I6 L1 C/ b
0 H3 H" h6 E8 a/ s6 y. ]
Thereare 5 pipe stages in our pipelining design.
* ~( H5 ]- x$ C+ b* @: q. iIt means that the input data can beobserved at the output port after 5 clock cycles.
  m9 o4 T- g6 Z3 M9 ^" ?2 \All the stages must be readyto proceed at the same time.
4 D. L, ~* }* T' H1 z: fWhen d_full is active, you have to keep the outputdata until d_full is disabled.
. a, h% U0 @+ \% ]6 ]/ |/ ]8 m% {If d_full is active and all the pipe stages arebusy, you have to generate pp_full to inform the preceding stages to hold data. 3 M& x4 U3 t/ ]+ b
The pipeline bubbles haveto be eliminated when d_full is active.4 Y9 h( J' q9 Y2 J: u7 r9 R$ |

4 l! Q$ x8 M/ q
( k6 s4 Y% t* m2 ^  b& _

' f: \* O8 ^/ |# Y+ ^& x+ I5 n/ U4 t# t5 q7 a2 h
# ^" L/ z9 y( D$ ~6 A% [# J

4 A" Z% ?9 g1 Y& ?+ b

8 q( v. q" O+ X: l8 E& O, |
  _) l- j- V5 x, m& q* r: Q: u
5 B+ }6 R+ E5 D  z! a  I. t
, i3 m- q+ R) W  [/ U
: t6 ?) B3 S& A9 Q
# k( i' w7 t! W2 `. V2 K+ D+ t

% g* B) ~" C" z  O9 ]0 y& q7 p/ P/ Q

3 O0 R0 S( l9 A9 }, v% W' t" z$ P; @: k
( u. D) r& K) S* L" w+ D: A

% q1 i3 W, q, T% g6 s) h
8 s8 Z6 W6 ?: j' R6 Y* X) U4 ?4 H+ v
+ X' G0 a# I" w# R- W0 Z: ]/ y
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