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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › Analog/RFIC討論區 › [問題]關於某篇文章設計capless LDO 的 PMOS
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[問題求助] [問題]關於某篇文章設計capless LDO 的 PMOS

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1#
發表於 2014-7-30 15:02:50 | 顯示全部樓層
跟bias條件有關
8 f% S7 d) ?4 ^, y3 Y8 z) w* JW/L=40000, Id=10uA, PMOS是bias在weak inversion$ L  h/ d0 _9 j* }* u' G
gm 本來就大% g0 Q$ O* t7 K2 P
至於模擬的方式, PMOS source 接3V, drain 接2.8V2 E4 W' r0 u& u% u0 Z9 q$ V& _3 L
掃gate電壓看電流, 找Id=10uA下的gm
3 W) v5 c2 `- i: E8 j前提是你的spice model 有cover weak inversion (通常不太準~)
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