Cortex-M0/M3/M4 Source Codes

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Cortex-M0/M3/M4 Source Codes
; Y. T7 p' \/ q7 d3 ?( b$ ]$ w
( c, @& s) \6 E% D) Xiconstart@gmail.com
# H' {' j# `. ]% |* {
├─AT420-DA-03001-r2p0-00rel0
│  └─docs
1 i% n7 H5 A$ j3 G2 O# P│          DDI0337G_cortex_m3_r2p0_trm.pdf
│         
# I/ {; A2 j* Z+ K% M; k( x├─AT420-DC-02008-r2p0-00rel0
│  └─docs
│          DII0194A_cortex_m3_r2p0_csg.pdf
4 Q8 A' {& v% F8 [│         
( j0 b! X5 p$ w- O4 U2 T6 M├─AT420-DC-13001-r2p0-00rel0
$ M+ S( f1 k3 Q) X' m5 v│  └─docs
9 `. [+ J# p. ^; c/ t9 W( J
5 H) q0 |+ z5 o, _│  │  │          CM3CodeMux.v
│  │  │          CM3flashmux.v
. U' P+ y) L$ e( l0 g5 z│  │  │          CM3ROMTable.v
" m" M2 ?, O/ O' p! o4 t│  │  │          CortexM3Integration.v
- E0 \5 m( e7 z$ r│  │  │         
9 t! _3 j- Q& q5 [2 S│  │  ├─dapswjdp
│  │  │  │  README_DAPSWJDP
│  │  │  │  
│  │  │  └─verilog
│  │  │          DAPDpApbDefs.v
│  │  │          DAPDpApbIfClamp.v
│  │  │          DAPDpApbSync.v
│  │  │          DAPDpClamp0.v
│  │  │          DAPDpEnSync.v
│  │  │          DAPDpIMux.v
│  │  │          DAPDpSync.v
│  │  │          DAPJtagDpDefs.v
│  │  │          DAPJtagDpProtocol.v
│  │  │          DAPSwDpApbIf.v
│  │  │          DAPSwDpDefs.v
│  │  │          DAPSwDpProtocol.v
! ^( l. N0 e! y9 N9 C3 V) x│  │  │          DAPSwDpSync.v
( D% t- P  b; K9 _- Z7 ]│  │  │          DAPSWJDP.v
2 Y$ e5 q& p9 E0 j4 R│  │  │          DAPSwjDpDefs.v
) n9 ]# P4 B7 G% o1 o│  │  │          DAPSwjWatcher.v
│  │  │         
0 h. u) ]7 ]9 _' Y- k│  │  ├─models
│  │  │  └─cells
8 D4 \( h+ {5 ~5 ], s9 d7 h│  │  │          CM3ClkGate.v
│  │  │          CM3EtmClkGate.v
│  │  │          CM3Sync.v
( B# }3 r# c6 Q) ?& r1 W1 n/ U│  │  │         
│  │  └─tbench
│  │      └─verilog
│  │              AhbToApb.v
│  │              AtbLogger.v
│  │              BusMatrix.v
│  │              ClkReset.v
│  │              CM3BusComparator.v
* Q1 n, [; ^. B2 b7 m

│      │  │  exclude_list.sc_waitstate
7 K! @$ Q+ Y# u' y8 H4 O
             │  └─fe_tsmc090g_sc-adv_v10_2007q4v2
             │      │  scadv_tsmc_cln90g_rvt_ff_1p1v_m40c.cdB
& h; w( H' h6 Z) s: `8 B& E+ F             │      │  scadv_tsmc_cln90g_rvt_ss_0p9v_125c.cdB
             │      │  scadv_tsmc_cln90g_rvt_tt_1p0v_25c.cdB
             │      │  
             │      └─scadv_tsmc_cln90g_rvt_tt_1p0v_25c_dv.cl
1 |3 @3 U  K- Q/ q5 Q( u. i             │              cells_1.geo
8 _5 ^" [3 {0 X- @# e. T             │              cells_1.pwr
. W  z4 ~+ D( x& o. [             │              index.cli
# H7 V7 O9 k7 q# B6 |- M             │              README.TXT
/ b( X3 @4 T6 X$ F' N; P  f& k( a- z7 |3 d             │              rulesets
             │              VERSION.TXT
3 ~. j* v+ W! U2 ^, |, b" [( p6 N             │              vias_1.geo
( I, d( S' Y6 K7 ~2 j' g4 c             │              
, ^; l, T& j* U: ^$ s             └─tsmc
                 └─t-n90-lo-sp-002-f1_1_6a_20060914
                     └─6X2Z
! k) _: C2 [) ~: F                             corner.defs

0 t  z& M  u( A8 D8 v0 h% M( C2 H6 G├─integration_kit
+ p+ L8 E9 O, o6 r+ L4 o│  ├─logical
$ t/ d; F: |2 Y5 t│  │  ├─cm0ikmcu
/ z% M+ @( ]" S- Z( c( D4 v│  │  │  └─verilog
3 y" s! V1 _, a% \; l8 t│  │  └─tbench
& i8 @0 _* C/ V  [, V│  │      └─verilog
5 B( i" O& p% e! w│  └─validation
│      ├─glogs
" @3 b" S" v, l' J* E│      ├─logs
7 b1 ^& J* \; ^. Z1 a( n│      ├─mdk
2 j$ O# `6 P  o4 I9 i7 T│      ├─srpg
│      ├─tests
+ `+ @' c/ ]" Z4 f4 L- r9 T│      │  └─CMSIS
│      │      └─Core
. J3 M5 r/ n, ?) V7 P% g│      │          ├─CM0
│      │          └─Documentation
& V' E8 j1 f0 T4 ?' `8 Q│      └─vectors
6 q5 _: `) U. e4 M4 T" M/ h4 g  `├─ipxact
5 h( `/ A: F8 n) K│  ├─busdefs
│  │  ├─amba.com
, Z, G4 Q. X  L( T: m4 x+ C│  │  │  └─AMBA3
7 B- I3 F9 s# t" O4 W9 _│  │  └─arm.com
, o# V9 V6 S( I2 K7 t. q. X│  │      ├─CoreSight
│  │      ├─Cortex-M0
+ q9 i7 J: y8 `" p( _6 d; ^0 ^│  │      └─CortexMCores
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