Cortex-M0/M3/M4 Source Codes

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Cortex-M0/M3/M4 Source Codes

iconstart@gmail.com

├─AT420-DA-03001-r2p0-00rel0
5 O! S) X$ f8 w0 ^; O  r│  └─docs
│          DDI0337G_cortex_m3_r2p0_trm.pdf
│         
├─AT420-DC-02008-r2p0-00rel0
│  └─docs
│          DII0194A_cortex_m3_r2p0_csg.pdf
│         
├─AT420-DC-13001-r2p0-00rel0
│  └─docs
* J* K5 P! b: w& _8 U; U
- R' Y4 u* h/ s, X: X3 z' a2 B* {│  │  │          CM3CodeMux.v
2 Z6 d7 _- `( h: U│  │  │          CM3flashmux.v
│  │  │          CM3ROMTable.v
. M4 o3 f$ k# ^0 D0 M- n4 r( F% r│  │  │          CortexM3Integration.v
0 `( h6 f) `0 E5 D│  │  │         
│  │  ├─dapswjdp
# ?( T' G9 l( ?0 e- x: T│  │  │  │  README_DAPSWJDP
│  │  │  │  
: c! v$ f' `1 f% T1 M* K! ]4 r│  │  │  └─verilog
│  │  │          DAPDpApbDefs.v
│  │  │          DAPDpApbIfClamp.v
│  │  │          DAPDpApbSync.v
8 T% Y& L' Q6 T+ }, D4 N  M. D│  │  │          DAPDpClamp0.v
8 C6 N# _) L! x4 R  b: Y│  │  │          DAPDpEnSync.v
│  │  │          DAPDpIMux.v
" ^+ n5 E" p3 y. [0 v1 l│  │  │          DAPDpSync.v
/ d  P+ j/ [# r│  │  │          DAPJtagDpDefs.v
│  │  │          DAPJtagDpProtocol.v
│  │  │          DAPSwDpApbIf.v
│  │  │          DAPSwDpDefs.v
% B) S/ x2 V  |* |│  │  │          DAPSwDpProtocol.v
0 N/ ~( @) S  A0 L, E% `│  │  │          DAPSwDpSync.v
│  │  │          DAPSWJDP.v
│  │  │          DAPSwjDpDefs.v
│  │  │          DAPSwjWatcher.v
. \6 f1 `, d+ d& s/ l│  │  │         
2 q( E1 H& j( X" c( F│  │  ├─models
│  │  │  └─cells
│  │  │          CM3ClkGate.v
- Y& G+ \; G3 x/ \│  │  │          CM3EtmClkGate.v
/ z4 `' K+ O, l+ a2 p6 F( ?, ]│  │  │          CM3Sync.v
# P: k4 \* |3 i- F│  │  │         
8 t  N) i- ]/ V4 s7 y/ l; _│  │  └─tbench
; O& b! y1 E8 D) g, z" S│  │      └─verilog
& ]# O+ b/ B) P' n2 Z│  │              AhbToApb.v
6 F  C, g& `4 T" P│  │              AtbLogger.v
│  │              BusMatrix.v
1 G+ V9 d9 l$ H│  │              ClkReset.v
9 Y! U9 F3 M' m; `  r│  │              CM3BusComparator.v
5 G8 a3 g) p/ h4 W: Z/ i) E

│      │  │  exclude_list.sc_waitstate
( U/ J( f* S& a+ C
             │  └─fe_tsmc090g_sc-adv_v10_2007q4v2
2 S: J( |4 W. v! }& D! H             │      │  scadv_tsmc_cln90g_rvt_ff_1p1v_m40c.cdB
( N9 a) m- j  M5 j0 c) A             │      │  scadv_tsmc_cln90g_rvt_ss_0p9v_125c.cdB
- G' |# l3 u) Q$ L' Y/ x             │      │  scadv_tsmc_cln90g_rvt_tt_1p0v_25c.cdB
             │      │  
0 ?4 T0 T6 h7 n% b& A- u             │      └─scadv_tsmc_cln90g_rvt_tt_1p0v_25c_dv.cl
; A/ p0 v/ u' }% j2 o- t+ f: D: g3 n5 ^             │              cells_1.geo
  n: v& _2 s6 ^8 V             │              cells_1.pwr
             │              index.cli
             │              README.TXT
* Y( g! d' s5 e( v             │              rulesets
  ?. d3 O% k+ t( ^7 W6 X             │              VERSION.TXT
1 C# z7 v% d3 O! t' `  o9 i; t$ B             │              vias_1.geo
7 j  H% j9 E- V/ \             │              
) W2 f5 I! _% q9 m             └─tsmc
                 └─t-n90-lo-sp-002-f1_1_6a_20060914
6 Q1 M5 O7 k( V0 S0 [9 l0 H                     └─6X2Z
; r9 K' {' k3 o/ y                             corner.defs

" ]" g, ?5 Y; J0 i9 F├─integration_kit
! ?7 u0 z" m$ [5 F/ u9 j│  ├─logical
9 N; R4 U8 W1 i; t/ y2 h  V  ~│  │  ├─cm0ikmcu
% d6 X2 g. B5 ?1 T│  │  │  └─verilog
│  │  └─tbench
│  │      └─verilog
) {/ {) ^* M/ v6 B$ b5 k8 g│  └─validation
& ~% B1 v2 N) J9 p- R& N$ ?│      ├─glogs
2 Q- b# Q; i8 ]7 U1 j% G  X- I│      ├─logs
. A# p6 _4 A3 O' _; V│      ├─mdk
│      ├─srpg
│      ├─tests
$ J+ I, I  j/ T- {  Z│      │  └─CMSIS
│      │      └─Core
2 s  A; C, l/ z3 X( J! a0 R│      │          ├─CM0
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3 Z+ S( |; t$ q$ B# x├─ipxact
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