Cortex-M0/M3/M4 Source Codes

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Cortex-M0/M3/M4 Source Codes
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* p- Z- J$ S7 q. u9 y  ficonstart@gmail.com

" ]4 c  C- ]" W8 Y, J├─AT420-DA-03001-r2p0-00rel0
: R! [( y1 h" l/ r│  └─docs
│          DDI0337G_cortex_m3_r2p0_trm.pdf
│         
3 A; f7 J( @. Q; y├─AT420-DC-02008-r2p0-00rel0
3 ~! H3 X/ l- z* ?, c. A5 l│  └─docs
│          DII0194A_cortex_m3_r2p0_csg.pdf
5 {  K5 Q& a/ @5 ~( ?) {% b1 r│         
: K+ |6 z& J# J# a+ ~├─AT420-DC-13001-r2p0-00rel0
│  └─docs

6 D$ T; w' I+ ]( h* A│  │  │          CM3CodeMux.v
) `. R& Q3 k! T9 C9 \1 I3 i│  │  │          CM3flashmux.v
" f# j. |) l: V0 r! z" c│  │  │          CM3ROMTable.v
│  │  │          CortexM3Integration.v
│  │  │         
& }! {+ g; j; t4 O: b, g9 o  P│  │  ├─dapswjdp
│  │  │  │  README_DAPSWJDP
│  │  │  │  
. A! j! u3 W# N: Q│  │  │  └─verilog
│  │  │          DAPDpApbDefs.v
- H, s- `8 ~& k# Z│  │  │          DAPDpApbIfClamp.v
│  │  │          DAPDpApbSync.v
9 q, m! _& X; h. i, c! U/ v( p1 I│  │  │          DAPDpClamp0.v
│  │  │          DAPDpEnSync.v
│  │  │          DAPDpIMux.v
│  │  │          DAPDpSync.v
" m6 l/ t4 x6 R- C│  │  │          DAPJtagDpDefs.v
4 s7 l% H: ]5 M6 [; t! z: r. x" m│  │  │          DAPJtagDpProtocol.v
+ ^3 h7 H, x' i2 V- ]/ V1 G│  │  │          DAPSwDpApbIf.v
" C5 I1 y9 v+ s/ d# E│  │  │          DAPSwDpDefs.v
│  │  │          DAPSwDpProtocol.v
│  │  │          DAPSwDpSync.v
6 c6 k% o6 `4 I3 e│  │  │          DAPSWJDP.v
│  │  │          DAPSwjDpDefs.v
│  │  │          DAPSwjWatcher.v
│  │  │         
5 h* O7 r+ k; F" v; |# U│  │  ├─models
│  │  │  └─cells
│  │  │          CM3ClkGate.v
│  │  │          CM3EtmClkGate.v
* @  u5 L) L- N$ {) I+ r+ I9 }3 H│  │  │          CM3Sync.v
; M# C9 c  N2 o3 Y" Q$ {│  │  │         
│  │  └─tbench
$ T* G, E) F  k, q1 O│  │      └─verilog
│  │              AhbToApb.v
│  │              AtbLogger.v
│  │              BusMatrix.v
! ~: F; {- U! n3 z' n2 ~) _& J8 u│  │              ClkReset.v
│  │              CM3BusComparator.v
2 @) n9 R4 I* i3 \9 @1 ?7 `
  n( \* k% c1 f% U# S3 m) }& K
│      │  │  exclude_list.sc_waitstate

2 h1 L0 W5 h; q& m# I$ b; Z0 L& ]             │  └─fe_tsmc090g_sc-adv_v10_2007q4v2
             │      │  scadv_tsmc_cln90g_rvt_ff_1p1v_m40c.cdB
* e$ l2 N1 Q1 `" r/ z& |4 @% \- Y             │      │  scadv_tsmc_cln90g_rvt_ss_0p9v_125c.cdB
4 O" {0 W3 t$ U5 c& B' B+ c; K             │      │  scadv_tsmc_cln90g_rvt_tt_1p0v_25c.cdB
             │      │  
             │      └─scadv_tsmc_cln90g_rvt_tt_1p0v_25c_dv.cl
; p7 `2 j- k1 z9 E             │              cells_1.geo
# \, X5 A+ s' s) G( Y             │              cells_1.pwr
             │              index.cli
. z. N/ o7 `( w& b. P             │              README.TXT
             │              rulesets
             │              VERSION.TXT
             │              vias_1.geo
/ Z: ]1 m1 k4 e! F' \" P1 i             │              
             └─tsmc
                 └─t-n90-lo-sp-002-f1_1_6a_20060914
                     └─6X2Z
: a. N# ?- i' T                             corner.defs

├─integration_kit
│  ├─logical
│  │  ├─cm0ikmcu
│  │  │  └─verilog
7 w; E! Y: V7 c0 u! N│  │  └─tbench
! v2 ~4 A- }% I4 y│  │      └─verilog
5 j! W8 l# b: s3 d- M( w1 q8 m│  └─validation
│      ├─glogs
│      ├─logs
: r' }; A$ v5 i" m% {4 G, a│      ├─mdk
│      ├─srpg
/ Z1 g: ]0 U$ j( u- b0 h5 M' l│      ├─tests
! m" O, B, w' T- u4 t; O8 U! }│      │  └─CMSIS
7 w% x$ M# ~% z3 O│      │      └─Core
' I5 I0 X  n' d: |2 J: u; |( z: K) z│      │          ├─CM0
" l; V* z* F# y+ w: o│      │          └─Documentation
│      └─vectors
├─ipxact
│  ├─busdefs
# f! h" v9 T. K; Z& f- m3 k│  │  ├─amba.com
& F! J- L/ D9 s7 q& ^│  │  │  └─AMBA3
│  │  └─arm.com
│  │      ├─CoreSight
│  │      ├─Cortex-M0
4 M: h& o6 m6 s│  │      └─CortexMCores
│  ├─channels
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│  │      └─Cortex-M0
8 Q* P5 ]( B$ F' {& O  H+ U│  │          └─rtl
/ i  {! b% V8 X) C# W│  └─components
, h" {* n6 B% F( y6 o' a' U│      └─arm.com
4 _. i. Y" o& s8 Y$ c8 o" c│          └─Cortex-M0