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: ~) ^$ }% V, w5 I4 ^4 G
/ W. ^2 t8 B, ?6 j. \├─AT420-DA-03001-r2p0-00rel0
│  └─docs
│          DDI0337G_cortex_m3_r2p0_trm.pdf
│         
├─AT420-DC-02008-r2p0-00rel0
│  └─docs
│          DII0194A_cortex_m3_r2p0_csg.pdf
│         
8 d. d8 ~9 A0 J$ }├─AT420-DC-13001-r2p0-00rel0
* D" q/ l$ @- ]8 E" c3 W│  └─docs
& d& x9 q- B2 }7 P+ f4 i
│  │  │          CM3CodeMux.v
# |2 C) u! E5 \6 B+ {8 p1 N│  │  │          CM3flashmux.v
1 y8 \- Z0 S& `3 T8 G│  │  │          CM3ROMTable.v
8 `' D3 c5 [) d│  │  │          CortexM3Integration.v
│  │  │         
│  │  ├─dapswjdp
- W- a6 Y- ]! W│  │  │  │  README_DAPSWJDP
$ \) _, P5 S+ w7 f  B5 b│  │  │  │  
4 J% k% q; B4 O7 p8 Q│  │  │  └─verilog
│  │  │          DAPDpApbDefs.v
│  │  │          DAPDpApbIfClamp.v
$ m4 V5 V3 M) O% J4 V│  │  │          DAPDpApbSync.v
│  │  │          DAPDpClamp0.v
& J6 k4 L7 y, U/ N│  │  │          DAPDpEnSync.v
│  │  │          DAPDpIMux.v
│  │  │          DAPDpSync.v
5 J  p4 h* x8 t6 d7 m3 ~# J  |' h: U│  │  │          DAPJtagDpDefs.v
* c5 ]- m. X. l8 ]│  │  │          DAPJtagDpProtocol.v
│  │  │          DAPSwDpApbIf.v
+ \% V; o  T" g' y( K8 C, Z3 {│  │  │          DAPSwDpDefs.v
│  │  │          DAPSwDpProtocol.v
│  │  │          DAPSwDpSync.v
│  │  │          DAPSWJDP.v
│  │  │          DAPSwjDpDefs.v
│  │  │          DAPSwjWatcher.v
│  │  │         
│  │  ├─models
│  │  │  └─cells
│  │  │          CM3ClkGate.v
; e! M+ P5 S$ O│  │  │          CM3EtmClkGate.v
│  │  │          CM3Sync.v
│  │  │         
; K5 E  X1 ^# K. m: j$ t│  │  └─tbench
│  │      └─verilog
│  │              AhbToApb.v
7 U$ e& ~- _0 Z4 J# E0 `& ~/ r; \: @│  │              AtbLogger.v
│  │              BusMatrix.v
) ?' Q$ U' p4 s& e- z3 O│  │              ClkReset.v
/ [4 ~! a8 B! x  `: J" R' ]│  │              CM3BusComparator.v


│      │  │  exclude_list.sc_waitstate
5 @" V# a; m9 _  h
             │  └─fe_tsmc090g_sc-adv_v10_2007q4v2
             │      │  scadv_tsmc_cln90g_rvt_ff_1p1v_m40c.cdB
/ B+ I6 P" R9 N  `             │      │  scadv_tsmc_cln90g_rvt_ss_0p9v_125c.cdB
9 t7 q4 X( E, y6 y6 P! t             │      │  scadv_tsmc_cln90g_rvt_tt_1p0v_25c.cdB
, m. }6 J- O0 m; e& I( k' I6 @             │      │  
             │      └─scadv_tsmc_cln90g_rvt_tt_1p0v_25c_dv.cl
* |+ u) d1 y% o$ ?             │              cells_1.geo
             │              cells_1.pwr
9 f/ r. a$ R- ~% ?/ x  Z  q$ b             │              index.cli
             │              README.TXT
6 I+ f: m$ b; `             │              rulesets
& d3 w$ Z0 {7 c+ V             │              VERSION.TXT
             │              vias_1.geo
6 ]/ I& j6 J' ]' x5 Q             │              
             └─tsmc
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├─integration_kit
. u8 p! a& Q) }- N. r│  ├─logical
│  │  ├─cm0ikmcu
* p( f( f6 D3 j- @│  │  │  └─verilog
, j. @. s5 i" |* A+ m0 p8 x1 ^; ]1 W│  │  └─tbench
│  │      └─verilog
│  └─validation
, T! _3 u( F. j$ n! P. E: v│      ├─glogs
! _5 K$ A* G3 p4 m│      ├─logs
7 d- q# q( n. |9 g│      ├─mdk
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│      ├─tests
% i. ~* M* K( G  F) u$ s7 P, L- n│      │  └─CMSIS
) F1 |. R. o* X6 k% ?" h/ J! ]% w9 ~│      │      └─Core
│      │          ├─CM0
# a- h; z$ s: L* Z+ {! o. h│      │          └─Documentation
7 B5 H2 o* A; Q! |/ p: f5 i│      └─vectors
: V8 M% E% c$ s% ]& V: c% ~, A6 d├─ipxact
& h6 ?7 C" P1 A! I( q6 [│  ├─busdefs
( d; M0 c3 C" W" V/ j9 P9 Y│  │  ├─amba.com
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) u0 {, \) r" l$ r, |' J" ~│  │      ├─Cortex-M0
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