brief for Cortex-M0/M3 Logical Validation Implementation

sinoicboy

├─doc
│  ├─Cortex-M0_TechnicalReferenceManual_Frame
│  │  └─graphics
: x4 J" p1 n5 }: S2 j! y│  ├─Cortex-M0_UserGuideReferenceMaterial_Frame
│  │  └─graphics
│  └─Cortex-M0_UserGuideReferenceMaterial_XML
- V: f% r' D3 G7 q. r│      └─graphics
8 J6 ^: Z7 U$ ]* A7 X" Q9 T; X├─implementation
/ e+ L; K6 t6 s6 g# k5 `) N: H│  └─vectors
│      ├─CORTEXM0IMP
│      │  ├─crf
8 \- I; d( P, q- w+ \$ j) ]│      │  ├─srpg
│      │  └─tbench
9 T4 L- l7 X* b; z8 D' U│      │      └─logs
│      ├─CORTEXM0INTEGRATIONIMP
│      │  ├─crf
│      │  ├─srpg
! E2 y% \* _8 C/ V* e0 d5 L│      │  └─tbench
, s+ r1 C! f( `7 s+ E1 ~, z│      │      └─logs
│      └─tools
│          └─VerilogCrf
/ [* [% P- t3 t- D! P* f) U9 S( F  Z├─integration_kit
│  ├─logical
- b" h2 |( J4 n/ ^! g│  │  ├─cm0ikmcu
7 M, x! a+ e3 x$ |! a# I; I│  │  │  └─verilog
│  │  └─tbench
│  │      └─verilog
│  └─validation
. ]) F! j/ A& m( p, |│      ├─glogs
2 \2 l# I( v, K( H6 h' A7 g│      ├─logs
9 Z1 S  S: x7 v" F5 A│      ├─mdk
│      ├─srpg
│      ├─tests
│      │  └─CMSIS
│      │      └─Core
; S" J+ Q: ~# e& s. e│      │          ├─CM0
: [$ s1 X8 r$ ]│      │          └─Documentation
│      └─vectors
├─ipxact
# v) U( ]  f  r; E. @0 a3 k│  ├─busdefs
: h1 p; e- Y0 u, @, G+ ]% J9 o│  │  ├─amba.com
│  │  │  └─AMBA3
2 z5 I0 L7 ^$ F. p/ F│  │  └─arm.com
│  │      ├─CoreSight
/ X+ g. ]" W6 ~4 u$ a7 v. @5 |  \. f│  │      ├─Cortex-M0
2 S+ x, i. p- o1 X│  │      └─CortexMCores
; h* Z8 H! X$ i8 T│  ├─channels
( I% I/ |/ G) }' E, Y+ C2 }! K# L│  │  └─arm.com
│  │      └─Cortex-M0
│  │          └─rtl
│  └─components
│      └─arm.com
0 o% y( G8 |1 U) t" x) ~/ r% h│          └─Cortex-M0
└─logical
, A, G" T) p) k0 Q2 u    ├─cortexm0
    │  └─verilog
    ├─cortexm0_dap
! {, s: A3 ?# ]8 D    │  └─verilog
    ├─cortexm0_integration
    │  └─verilog
    ├─models
    │  ├─cells
+ e' V' V4 o- _    │  ├─cpf
2 h8 E, |" q% G) S' M4 s% r1 {    │  ├─upf
. ^5 T# y  [5 Q, x- q3 e0 H    │  └─wrappers
    └─ualdis
        └─verilog

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sinoicboy

├─AT420-DA-03001-r2p0-00rel0
' ?, w0 c' T9 N8 w, P# h│  └─docs
│          DDI0337G_cortex_m3_r2p0_trm.pdf
│         
├─AT420-DC-02008-r2p0-00rel0
& N4 M8 G, r5 o( y* s│  └─docs
+ d$ Y2 E* V7 H! r( [│          DII0194A_cortex_m3_r2p0_csg.pdf
│         
├─AT420-DC-13001-r2p0-00rel0
│  └─docs

+ B0 b- u; h; c& c6 D3 ~2 l│  │  │          CM3CodeMux.v
' o+ w5 Y/ N8 a│  │  │          CM3flashmux.v
, h& ?2 ^0 d; L9 C- p0 {& [│  │  │          CM3ROMTable.v
! T" h, W5 y8 i7 N4 U. V- L$ F│  │  │          CortexM3Integration.v
│  │  │         
│  │  ├─dapswjdp
" ^2 v5 \3 I7 f' ^$ X│  │  │  │  README_DAPSWJDP
% o% ]7 C+ a2 H- }. E( b│  │  │  │  
│  │  │  └─verilog
. ?7 v3 o8 u6 X  n3 k: J8 ]9 z, H│  │  │          DAPDpApbDefs.v
│  │  │          DAPDpApbIfClamp.v
/ E: w0 I# k: ]1 L2 }│  │  │          DAPDpApbSync.v
5 G* c5 N2 M6 P  k1 T7 V8 J│  │  │          DAPDpClamp0.v
│  │  │          DAPDpEnSync.v
│  │  │          DAPDpIMux.v
│  │  │          DAPDpSync.v
. R2 a& ]3 Z% ?│  │  │          DAPJtagDpDefs.v
│  │  │          DAPJtagDpProtocol.v
# {; i0 L  B: q7 l│  │  │          DAPSwDpApbIf.v
8 ]- y- ^9 E. ]2 r│  │  │          DAPSwDpDefs.v
) c2 P' x8 v. K3 n- I9 o! H7 H/ W, M! u│  │  │          DAPSwDpProtocol.v
, B" f+ ]* i; F- ~│  │  │          DAPSwDpSync.v
│  │  │          DAPSWJDP.v
│  │  │          DAPSwjDpDefs.v
# u; B, g8 o# z& h. h9 y│  │  │          DAPSwjWatcher.v
' V) N' P- B! n1 a, C7 C) z  _: t│  │  │         
7 o0 U9 p( P2 a9 z+ J% T* r( N+ M│  │  ├─models
│  │  │  └─cells
│  │  │          CM3ClkGate.v
) S7 p% a8 h% _# G3 p- _│  │  │          CM3EtmClkGate.v
│  │  │          CM3Sync.v
. z/ [0 T; M! ~8 Q2 s+ X, g│  │  │         
│  │  └─tbench
* o: V. A- s7 H( A│  │      └─verilog
% U  N8 M* g. B  }( x; Z5 v  ~│  │              AhbToApb.v
│  │              AtbLogger.v
' ?  x+ j$ M! h% H! ]" F$ @│  │              BusMatrix.v
7 K2 z8 r9 u# f, }1 C│  │              ClkReset.v
│  │              CM3BusComparator.v
│  │              CM3BusGasket.v
& k0 Y4 b2 F+ E3 C5 i& t4 }$ a$ f│  │              CM3TestExAcMnAhb.v
) o$ |) I& D; @# N│  │              CM3ValAHBSplit.v
4 _* `  q" O' x$ g5 p' V│  │              CM3ValApbTrickBox.v
# A* I* a2 T  \1 A│  │              CM3ValBusCompareCtrlReg.v
. q" _8 P9 h' f7 R0 u; R5 l│  │              CM3ValControl.v
│  │              CM3ValDebugCore.v
4 n% i; g, P: [│  │              CM3ValDualPortRAM.v
5 r1 S  p1 Q' f' E" y  A│  │              CM3ValDualPortWrapper.v
2 G7 i( L' O; s: j│  │              CM3ValETMTrickBox.v
│  │              CM3ValHTMTrickBox.v
* a3 A: D; n/ {. I0 s1 I' P│  │              CM3ValIRQGenerator1.v
│  │              CM3ValIRQGenerator2.v
; S" h" K7 K% v6 U+ _! l$ W│  │              CM3ValJtagTrickBox.v
│  │              CM3ValMemory.v
│  │              CM3ValPMU.v
│  │              CM3ValRAM.v
5 }- x, v: U/ p3 i% [│  │              CM3ValRAMWrapper.v
" V" M: O: w( R│  │              CM3ValScratchPad.v
( z3 K, V1 @+ c1 h; z1 P& i. ]│  │              CM3ValSWCapture.v
$ A7 y, t: e% y: w# t! d4 U│  │              CM3ValTBDefs.v
) L, n& K' H2 |( L8 j$ O! n│  │              CM3ValTraceOutput.v
; e' h+ K9 t) v0 g│  │              CM3ValTraceSync.v
& F- O0 _0 e, Y, Y
* P0 t, u+ r/ ?7 J│      │  │  exclude_list.sc_waitstate

1 M, ?" n: S0 q8 I2 O/ `" p            │  └─fe_tsmc090g_sc-adv_v10_2007q4v2
5 w- r# [' z3 w# k1 _: i5 b            │      │  scadv_tsmc_cln90g_rvt_ff_1p1v_m40c.cdB
$ C3 ]$ P$ {! J            │      │  scadv_tsmc_cln90g_rvt_ss_0p9v_125c.cdB
/ Z: f+ o  W: i- B; A( R: i" H            │      │  scadv_tsmc_cln90g_rvt_tt_1p0v_25c.cdB
8 E, d  R& W% L            │      │  
            │      └─scadv_tsmc_cln90g_rvt_tt_1p0v_25c_dv.cl
            │              cells_1.geo
% {! t7 W7 @8 w: u" ~            │              cells_1.pwr
            │              index.cli
. C8 P6 b: l3 f            │              README.TXT
            │              rulesets
            │              VERSION.TXT
            │              vias_1.geo
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  o# s: ^1 u! K! d  k6 t5 b4 `: [7 n            └─tsmc
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