verilog clock generator question

card_4_girt

' P% h* D8 @1 m" A6 }
& K1 c' |8 @+ N0 G- Rverilog好像不能這麼做
因為你的period = 15
; `0 W! A  G1 u. f( ?( I當使用period/2時，他也只能取最接近整數
" C" z  ~- ?3 s# }4 t1 M) p+ O+ T所以就會造成你說的這個現象(period/2 = 7而不是7.5)
' }  T4 C4 Q$ w  C  s! t
# e) z* ^+ M- q) N8 a網路上是有人做過週期2N+1的波形
建議你先去爬文看看
5 @  p; Z' k) N$ ]1 G$ o5 ?& t這種半週期N+1/2因為含有半整數1/2的部分，要事先做處理

: {# y  ]* D- c' v1 g或是就乾脆改程period=14也比較簡單
) y$ }0 k0 @; g! B8 c/ N1 D( F
不知大大有何理由一定要讓period=15不可？

card_4_girt

抱歉！
我好像誤解了你的問題
- z  N9 C3 B& L2 P' z, D  F真正原因應該是x/2的分母是整數，所以結果也會是個整數
剛跑個例子試過
也許應該要改成
forever #(period/2.0) clk = ~clk;
或
) w& b6 g, }  a- A& q5 v# Wforever #(0.5*period) clk = ~clk;
& W  Q# [' N& b& P' w3 L, a
, }5 `; o8 s* N0 G4 r3 B不過精準度應該調到100ps就可以了，不用10ps
也就是 `timescale 1ns/100ps

如果還是沒辦法解決，就去找看看怎麼定義半整數，或是就乾脆改成period/2是整數的格式