verilog clock generator question

jyunwei

Hi
7 \* O& ^  ^( `1 s/ r# g* e
8 ?0 ?" |  t6 g  h1 BMy clock generator is as follow
: b7 P/ m% \- _& E
`timescale 1ns/10ps
9 @! F- |' ]3 Y* }& U# F! d- w+ O
* C! Z( J3 ]4 }( @`define period 15
6 J& @9 o( q/ y' d8 N
module test();
reg clk;

initial begin
clk = 0;
forever #(`period/2) clk = ~clk;
$ L8 @+ w; T* s3 V1 U, oend
1 |7 D5 O  |' C) `% r
5 y) p: y7 H# s5 _0 Y% j
! g# s  E+ W7 D6 p0 P& M  sBut i check the waveform the clock period is always 14ns.

4 e( I5 H/ t! Q0 [. ~Could anyone help me the question ?

Thanks

endmodule

card_4_girt

1 S& ^) `' [3 s
verilog好像不能這麼做
- J* _* _9 I0 P/ q/ g因為你的period = 15
當使用period/2時，他也只能取最接近整數
+ i( s& ~; c- d$ q0 L% o所以就會造成你說的這個現象(period/2 = 7而不是7.5)

( B" d: p" Q( Z% E: t9 j網路上是有人做過週期2N+1的波形
8 r! w5 I% g7 E$ p  _& h: G建議你先去爬文看看
; P. i  s3 S( K3 l# \" w這種半週期N+1/2因為含有半整數1/2的部分，要事先做處理
* G- _& |+ }* s5 x  A* N
或是就乾脆改程period=14也比較簡單
* J- @( J9 M- [; L* K5 x
- g# C' u" J) R5 D$ e不知大大有何理由一定要讓period=15不可？

card_4_girt

抱歉！
我好像誤解了你的問題
真正原因應該是x/2的分母是整數，所以結果也會是個整數
剛跑個例子試過
也許應該要改成
) N' o: c6 j2 T) Eforever #(period/2.0) clk = ~clk;
或
forever #(0.5*period) clk = ~clk;

不過精準度應該調到100ps就可以了，不用10ps
! I+ H, Y4 h7 x5 z& }也就是 `timescale 1ns/100ps
) }: @  S9 g$ _1 E9 S0 M7 [* K
4 x9 _! p2 G0 c* F* S$ {如果還是沒辦法解決，就去找看看怎麼定義半整數，或是就乾脆改成period/2是整數的格式