新思與思源合併

ashieh8 · 發表於 2012-8-8 10:25:27

新思與思源合併對台灣IC業界會有多大的影響?
請各位大大發表看法

lowstar · 發表於 2019-3-9 17:14:50

Many thanks for this information!!

horry1119 · 發表於 2016-1-12 17:06:43

大魚吃小魚正常的市場機制

atitizz · 發表於 2014-10-27 11:12:51

新思科技(Synopsys)、瑞昱半導體(Realtek)與聯華電子(UMC)：三方合作達成瑞昱RTD2995 UHD智慧電視控制器SoC晶片一次完成矽晶設計(first-pass silicon success)的目標，該新型智慧電視SoC採用聯電經生產驗證(production-proven)的40奈米低功耗製程技術，是業界第一個支援4K2K超高畫質(Ultra High Definition, UHD)影音格式的單晶片。同時，瑞昱半導體採用新思科技DesignWare® 嵌入式記憶體和邏輯庫(Embedded Memories and Logic Libraries)以及Galaxy™ 實作平台和專業服務(Implementation Platform and Professional Services)，達成其對效能、功耗及時程的嚴格目標。

新思科技的創新技術

新思科技最近推出IC Compiler II、Verdi® Coverage，以及IP套件式解決方案(IP Accelerated Initiative)等產品，凸顯新思科技的創新技術。

IC Compiler II：IC Compiler II是新一代佈局與繞線(place-and-route)解決方案，此解決方案乃目前具業界領導地位之IC Compiler™之創新產品，它是以全新的多執行緒(multi-threaded)架構為基礎，並具備超高容量(ultra-high-capacity)設計規劃(design planning)、獨特的時脈建造(clock-building)技術，和先進的整體分析收斂(global-analytical closure)技術，可協助客戶在進行晶片實體設計時，提升達10倍整體設計效能(physical design throughput)的生產力。

Verdi® Coverage：這項全新解決方案是由台灣新思科技的研發團隊開發完成，能協助驗證工程師快速建立有效率的驗證計劃、整合第三方及使用者本身定義的驗證指標(metrics)、串連驗證計劃與其所需的文件、利用交叉模擬方式直覺地(intuitively)追蹤驗證計劃及測試等級(test-level)指標、靜態資料檢驗、進行有條理的驗證、進行以VIP和FPGA為基礎的快速原型模擬等。Verdi Coverage讓驗證工程師可以瞭解整個專案的進度、管理復原資料(regression data)、執行驗證、追蹤專案的走向、產出報表，以能達到資源分配最佳化的終極目標。

IP套件式解決方案 (IP Accelerated Initiative)：IP套件式解決方案 (IP Accelerated Initiative)可協助設計人員大幅降低將IP整合在SoC設計的難度與時間。藉由新增的IP原型建造套件、IP虛擬開發套件以及客製化的IP次系統，此解決方案強化新思科技旗下已獲矽驗證(silicon-proven)的廣泛DesignWare® IP組合，可加速原型建造(prototyping)、軟體開發以及SoC與IP的整合。新思科技的IP套件式解決方案，跳脫傳統的IP供應模式，將協助客戶以較少的作業時間、較低的風險和較迅速的上市時程，成功地達到IP整合。

atitizz · 發表於 2014-10-27 11:12:45

新思科技(Synopsys)與台積公司(TSMC)：新思科技最近以介面IP和與台積公司合作研發的16奈米FinFET Plus 設計基礎架構，獲頒台積公司「2014年度最佳夥伴獎」。新思科技與台積公司已建立長達15年以上的合作關係，而雙方最近的合作成果，透過將新思科技IP、設計工具及晶片設計所需的參考流程最佳化，加速FinFET製程技術應用在高效能及低功耗系統單晶片(SoC)設計上。新思科技已連續五年在IP及電子設計自動化(Electronic Design Automation, EDA)技術獲得台積電的表揚。

新思科技(Synopsys)與安謀國際(ARM)：新思科技(Synopsys)與安謀國際(ARM)具有超過二十年的合作關係，近日更簽署一項多年期的協定，擴大新思科技使用ARM IP及相關技術的範疇，有助於在以ARM架構為基礎的SoC晶片設計上，使用新思科技的先進優化設計工具及方法論。透過這項協定，新思科技在晶片製造前(pre-production)就能取得ARM Cortex® 處理器應用在ARM v8-A和v7-A架構、ARM Mali™ GPUs、ARM CoreLink™系統IP、ARM Artisan®實體(physical) IP和ARM POP™ IP等相關資訊，在協助設計人員提升產品功耗、效能和縮小面積的需求，可同時降低成本並縮短上市時程。

新思科技(Synopsys)與聯華電子(UMC)：透過新思科技的DesignWare®邏輯庫的IP組合，和Galaxy™實作平台的一部分-寄生StarRC™解決方案的協助，成功完成了聯華電子第一個14奈米FinFET製程驗證工具的設計專案，可加速聯華電子14奈米FinFET製程矽智財與相關設計的認證。

新思科技(Synopsys)與聯發科技(MediaTek)：聯發科技(MediaTek)於其層階設計(hierarchical design)實作中採用新思科技的IC Compiler™布局繞線解決方案。此前聯發科技於區塊實作(block implementation)採用IC Compiler的成功合作經驗，促成這次將IC Compiler的佈署擴展至整體流程(full flow)中，從階層設計規劃、高層和區塊層級的布局繞線，到最後的晶片組裝，都將採用IC Compiler 解決方案。

atitizz · 發表於 2014-10-27 11:12:06

新思科技引領技術創新、與合作夥伴共創雙贏
合併思源科技兩年已見成效，研發團隊在先進設計軟體技術有突破性進展
更深化與台灣半導體業者的合作關係

(台北訊) 全球半導體設計與製造軟體領導廠商新思科技(Synopsys)總裁暨共同執行長陳志寬博士(Dr. Chi-Foon Chan) 近日訪台，他表示新思科技合併思源科技兩年來已見具體成效，不僅所屬研發團隊在先進設計軟體技術有突破性進展，更深化與台灣半導體業者的合作關係，與台灣半導體業者共創雙贏。

新思科技一直扮演台灣半導體產業發展「策略夥伴」的角色，多年來不斷引進創新的技術，協助本地廠商突破研發瓶頸，提升IC設計效能與縮短產品上市時程，與台灣半導體產業共同成長與茁壯; 新思科技於2012年合併思源科技，不僅是近年來外商對台金額最大的投資案，也為急需成長動能的台灣半導體產業注入技術活水。

陳志寬說明：「在合併思源之後，雙方的研發小組經過兩年的成功磨合，目前台灣新思科技(Synopsys Taiwan) 擁有超過370位高階半導體軟體研發人才，是在台外商軟體公司中規模最大的研發團隊，這個團隊不僅從事創新技術研發，提供客戶技術支援，並與產學研界展開合作，有助推動半導體的產業發展，與提升台灣整體的研發能量。」

新思科技致力協助合作夥伴技術升級

在協助合作夥伴技術升級方面，最近新思科技與國際級的大廠及台灣重量級客戶如ARM、AMD、MediaTek、Realtek、TSMC、UMC等廠商，都有密切的合作。以下僅列出部分案例：

m8406054 · 發表於 2014-8-10 11:49:51

大者衡大，小的幾乎活不下去

sophiew · 發表於 2014-6-11 12:01:50

台積電設計建構行銷處資深處長Suk Lee 表示：「藉由創新來實現最佳的新製程技術，一直是台積電與新思科技長期合作的重點。而為了因應3D電晶體的複雜性(complexity)，我們提前布局並擴大與新思科技的合作，以發揮FinFET技術的價值。有了通過台積電認證設計自動化工具，雙方的客戶便可充分利用FinFET技術。」

新思科技設計事業群產品行銷副總裁Bijan Kiani表示：「針對N16 FinFET製程開發的Galaxy設計平台V1.0認證是台積電與新思科技在創新技術上合作的成果。我們與台積電以及許多共同客戶一起合作，開發出完整、有效率以及經過驗證的流程(flow)，讓設計人員能充分利用FinFET技術，開發出最先進的設計。」

關於台積電N16 V1.0認證解決方案

新思科技Galaxy™設計平台提供支援台積電16奈米FinFET製程的工具與方法論，包括：

·       IC Compiler：先進技術支援16奈米FinFET量化規則(quantized rule)、FinFET格線置放規則(grid rule)以及先進的優化方法論，包括PBA與 GBA時序關聯及低電壓保持時間(hold time)校正，以達最佳效能、功耗及面積。

·       IC Validator：利用DRC及DPT規則檢查(rule compliance check)，檢驗FinFET參數，包括邊界(fin boundary)規則和expanding dummy cells。

·       PrimeTime：先進波形傳播(waveform-propagation)的延遲計算(delay calculation)，提供FinFET製程所需的絕佳STA簽核(signoff)正確性。

·       StarRC：首創使用FinFET「實際剖繪資訊(real profile)」，為正確的電晶體層級(transistor-level)分析，提供最準確的MEOL(middle-end-of-line) 寄生元件參數擷取(parasitic extraction)。

·       HSPICE、 CustomSim 和FineSim：針對最新FinFET設計進行的FinFET裝置建模(device modeling)及精確電路模擬。此外，CustomSim具備新的電子遷移效應(electromigration)和IR電壓降(IR-drop)分析。

·       Laker：支援複雜的FinFET鄰接規則(abutment rules)、雙重曝光(double-patterning)、MEOL中段層和其他先進節點的設計要求。

sophiew · 發表於 2014-6-11 12:01:31

新思科技數位與客製化解決方案獲台積電N16製程認證
設計人員得以在FinFET製程技術上實現功耗、效能及面積的優勢

重點摘要:
·這項認證可協助實現客戶所佈署的客製化和以元件為基礎(cell-based)的設計。
·以元件為基礎的解決方案包括Design Compiler®合成(synthesis)、IC Compiler™實體實作、IC Validator實體驗證、StarRC™擷取(extraction)和PrimeTime®時序分析等。
·客製化解決方案包括HSPICE®電路模擬、搭配CustomSim™和FineSim®工具的FastSPICE模擬、NanoTime的靜態時序分析，以及利用Laker®解決方案達成客製化實作的需求(custom implementation)。

(台北訊) 全球晶片設計及電子系統軟體暨IP領導廠商新思科技(Synopsys)今日宣布針對台積電N16 FinFET製程(process)，推出以元件(cell-based)為基礎和客製化實作(custom implementation)的V1.0認證解決方案，能藉由已可量產(production-ready) 的FinFET設計自動化工具，達成可預期的設計收斂(design closure)，該解決方案能協助半導體設計人員設計出更快速、更具功耗效率且密度更高的晶片。關於新思科技FinFET解決方案的詳細資訊，請參考www.synopsys.com/finfet.

tk02561 · 發表於 2013-12-18 10:30:02

針對台積電16奈米參考流程新思科技所提供的支援內容

新思科技Galaxy實作平台針對台積電16奈米參考流程所提供的工具和方法論如下：

Design Compiler：先進的優化技術包括元件擺置(placement)、繞線壅塞(congestion)及導線層考量(layer awareness)等面向，達成最佳結果。
IC Compiler：可支援16奈米FinFET量化規則、FinFET格線放置規則以及包括PBA vs GBA時序關聯性和低電壓分析等先進優化方法論的先進技術，以達成效能、功耗和面積的最佳化。
IC Validator：透過DRC 和DPT規則檢查，驗證包括邊界規則和延展式dummy cell等FinFET參數。
PrimeTime：先進的波形傳輸延遲(waveform-propagation delay)計算能提供FinFET製程所需的STA簽核(signoff)之正確性。
StarRC：使用FinFET「實際剖繪資訊」(real profile)，能為正確的電晶體層級(transistor-level)分析，提供精確的MEOL(middle-end-of-line)寄生元件參數擷取(parasitic extraction)。

tk02561 · 發表於 2013-12-18 10:29:46

新思科技與台積電共同開發16奈米FinFET設計架構獲頒台積電「2013年度最佳夥伴獎」表彰新思科技共同參與FinFET技術開發的卓越貢獻

(台北訊) 全球晶片設計及電子系統軟體暨IP領導廠商新思科技(Synopsys)新思科技與台積電共同開發16奈米FinFET設計架構，獲頒台積電開放創新平台(Open Innovation Platform)「2013年度最佳夥伴獎」(Partner of the Year 2013)。該獎項用以表彰新思科技廣度與深度兼具的專業技術，其與台積電共同開發的16奈米參考流程(Reference Flow)已成功運用在四核心ARM® Cortex™-A15行動處理器的設計中。新思科技所提供的設計基礎解決方案包括: Design Compiler®、IC Compiler™、StarRC™、PrimeTime® 和IC Validator工具。

台積電設計建構行銷處資深處長Suk Lee表示：「新思科技對寄生元件參數擷取(parasitic extraction)等基礎技術貢獻良多，使雙方共同客戶能順利與FinFET製程技術接軌。我們很高興將2013年度最佳夥伴獎頒給新思科技，也期待繼續協助我們的客戶開發出高速節能的創新設計。」

新思科技產品行銷副總裁Bijan Kiani表示：「我們非常榮幸能獲頒台積電這項高度殊榮。FinFET的技術複雜，其成功有賴半導體生態系夥伴的密切合作。我們在16奈米FinFET製程上與台積電的密切合作將有助於雙方共同提升晶片設計的技術水準。」

mister_liu · 發表於 2013-12-10 14:23:39

台積電設計建構行銷處資深處長Suk Lee表示：「台積電與新思科技合作，進行16奈米FinFET技術的方法論創新及工具整合。雙方長期的合作關係包含設計實作流程，以及協助先期採用客戶取得先進製程技術並加速FinFET技術的佈署。」

新思科技設計製造產品行銷副總裁Bijan Kiani表示：「我們與台積電密切合作完成完整的FinFET實作流程，可提供雙方共同客戶在量產時佈署使用。Galaxy流程讓FinFET技術的採用透明化，因此設計人員可以無接縫地利用該先進製程技術在效能及功耗上的優勢。」

台積電推出的完整實作解決方案，能讓16奈米參考流程的先期採用客戶，充分實現功耗、效能、面積及製造的技術優勢。

而新思科技Galaxy實作平台提供支援台積電16奈米參考流程的工具和方法論，包括：

IC Compiler：先進技術支援16奈米FinFET量化(quantized)規則、FinFET格線置放(grid)規則以及先進的優化方法論，包括PBA vs GBA時序關聯及低電壓分析，以達最佳效能、功耗及面積。
IC Validator：利用DRC及DPT的規則檢查，檢驗FinFET參數，包括邊界(fin boundary)規則以及延展式 dummy cell。
PrimeTime®：先進的波形傳播(waveform-propagation)延遲計算，提供FinFET製程所需的絕佳STA簽核(signoff)正確性。
StarRC™：首創使用FinFET「實際剖繪資訊」(real profile)，為正確的電晶體層級(transistor-level)分析，提供最準確的MEOL(middle-end-of-line)寄生元件參數擷取。

mister_liu · 發表於 2013-12-10 14:23:33

新思科技實作解決方案(Implementation Solution)納入台積電16奈米FinFET設計參考流程 (Reference Flow for FinFET Design)

重點摘要：透過雙方多年合作，提供已通過驗證之16奈米設計流程與方法論
· 新思科技提供的工具已通過V0.5版認證 (certification)，正往V1.0版認證邁進，可應用於FinFET的解決方案，其功能包括寄生元件參數擷取 (extraction)、P&R、客製化設計、實體驗證、STA、電路模擬及電源(power rail)完整性分析等

針對台積電16奈米FinFET製程先期採用客戶(early adopters)，新思科技提供佈署參考流程之解決方案
(台北訊) 全球晶片設計及電子系統軟體暨IP領導廠商新思科技(Synopsys)近日宣布，為台積電16奈米FinFET參考流程提供完整的設計實作解決方案。雙方共同開發的參考流程乃奠基於台積電的設計規則手冊(Design Rule Manual，DRM) V0.5版及SPICE中的工具驗證。

台積電與新思科技將繼續合作，就設計工具進行16奈米FinFET V1.0版驗證，合作內容包含元件模型模擬 (device modeling)和寄生元件參數擷取 (parasitic extraction)、布局繞線(place and route，P&R)、客製化設計、靜態時序分析(static timing analysis，STA)、電路模擬、電源分析(rail analysis)，以及包含在新思Galaxy™實作平台(Implementation Platform)的實體及電晶體驗證技術。SoC設計團隊可使用通過矽晶驗證(silicon-proven)的解決方案，執行以FinFET為主的設計，再加上參考流程，則台積電16奈米製程的先期採用客戶便可發揮FinFET技術，開發出更快速、更具功耗效率的設計。

globe0968 · 發表於 2012-12-3 08:52:56

(2012年12月3日，台北訊) 全球晶片設計及電子系統軟體暨IP領導廠商新思科技(Synopsys)已完成思源科技(SpringSoft)合併案。總部位於台灣新竹的思源科技乃一專業IC設計軟體廠商，新思科技已順利收購思源科技所有在外流通股權。新思科技於今年10月1日完成公開收購思源科技91.64%股份，並於11月30日達100%持股，思源科技的股票目前已停止交易。

此項合併案強化新思科技在台投資，並擴展晶片設計技術開發能力及客戶支援服務。思源科技與新思科技的結合有助於提供有效而整合的SoC除錯平台(debug platform)，並提供客戶高階自動化的客製實作解決方案(custom implementation tools)。

新思科技是透過其台灣分公司以每股現金新台幣57元(約美金1.95元)收購思源股份，整體交易金額約為4億1千7百萬美元(新台幣122億元)，或約淨現金美金3億2千萬元 (約新台幣94億元)。

pompom7788 · 發表於 2012-12-1 06:40:06

感謝大大分享的資訊

3Q

ranica · 發表於 2012-10-16 16:09:05

例如，當編輯佈局時，電壓會自動貼回圖像上，如此任何TSMC新的電壓相依性DRC(VDRC)的錯誤，將立即被標示出來。這個流程利用Si2 OpenAccess (OA)資料庫與即時模型(RTM)，再加上TSMC可互通的製程設計套件(iPDK)，使用多個供應商解決方案來解決20nm佈局的挑戰，整個操作就像只使用單一的工具一樣順暢。

Calibre產品行銷處長Joseph Davis指出：「即使在先進節點設計規則的數量與複雜度高的情況下，Calibre RealTime與Laker客製化設計平台基於Open-Access的整合，提高客製化IC設計工程師的生產力。設計工程師只需專注於最佳化他們的電路設計，因為當他們工作時，這個設計靠著晶圓廠提供的標準簽核確認規則不斷地被檢查，包括電壓相依性的規則。當錯誤發生時，設計工程師同時也得到立即正確簡潔的指引，教你如何修正錯誤」

思源科技客製化IC設計解決方案市場行銷資深處長 Dave Reed表示：「跟Calibre的整合，讓Laker客戶能即時使用具有簽核確認品質的20nm設計規則檢查，補強Laker內建設計規則驅動功能的不足。我們和明導國際結合最廣泛被使用的可互通性客製化平台，與擁有簽核確認品質即時功能的DRC，使其完全支援TSMC世界級的20nm流程。對於符合20nm設計的挑戰，這證明了可互通性解決方案的力量。」

台積電設計架構行銷部資深協理Suk Lee表示 :「明導與思源科技一起合作，在TSMC參考流程中驗證我們OIP的願景和成功。他們以開放標準的基礎進行合作，強調先進節點設計的能力和互通性，致力滿足晶片設計工程師的需求」。

ranica · 發表於 2012-10-16 16:08:59

LAKER-CALIBRE REALTIME整合流程獲得2012 TSMC OIP客製化設計參考流程採用

2012年10月16日（台灣新竹與奧勒岡州威爾遜維爾）– 思源科技(TAIEX:2473)與明導國際(Nasdaq:MENT)今日宣布其共同合作的LakerTM-CalibreTM RealTime客製化佈局流程，擁有簽核確認品質的即時設計規則檢查(DRC)，獲台灣積體電路公司(TSMC)客製化設計與類比-混和訊號(AMS)參考設計流程的採用，具備解決20nm晶片設計與驗證複雜性的能力。

最新版Laker-Calibre RealTime流程，整合思源科技的新世代Laker3TM OA 客製化IC設計系統、明導Calibre RealTime平台、與晶圓廠簽核確認標準的設計規則檔。對於擁有電壓相依性與二次圖像設計規則檢查功能的20nm佈局設計中，它提供簽核確認品質的實體驗證。在TSMC 2012客製化設計/AMS參考流程中，此功能可使設計人員快速完成設計，並縮短整體的設計週期。

關於Laker-Calibre RealTime流程
20nm的設計規則很複雜，在沒有持續回饋的情形下，很難達到滿足晶圓廠簽核確認規格的乾淨佈局。對20nm設計而言，工程師必須畫出符合二次圖像規則的正確佈局，且符合新的電壓相依性之設計規則。在Laker-Calibre RealTime的流程中，Calibre DRC的引擎在Laker環境中持續監視設計佈局編輯，而且立即警示標出違反設計規則的地方。

sinoicboy · 發表於 2012-9-15 12:44:24

據說laker工具要漲價了1111111111111111111

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[經驗交流] 新思與思源合併

新思科技完成思源科技合併案