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發表於 2012-5-16 09:51:42
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商周出版一本書: π型人:職場必勝成功術,,0 \2 s9 Z) u, ^8 y S3 q& Y
裡面提到「「π型人」的方法,讓你在最短時間內,選擇適合自己的第二專長,並與第一專長融合,發揮一加一大於二的威力,帶你安然度過景氣寒冬,成功迎接春天的到來。」: F% i$ i0 r, [& V3 C, R/ ~0 N
. g$ E; h# N5 x, E5 A i0 D在IC Layout世界裡, 小弟的解釋為:
; W; L* Y& r6 T4 q0 r; d- gIC Layout工程師,除了提升本身IC LAYOUT的技能外,(平常多閱讀國外期刊,美國佈局專利或進修等..)
; w4 n3 y d/ @0 r, C另外再學習和本身工作的前、後,也就是上下游相關的知識.3 w2 `( m# O- D3 O& d7 L+ i3 p
例如:IC設計和 晶圓製程或 CP測試; \6 L6 m6 K9 `; e2 }; @( T* n$ h& ~
- u' b: u, W3 n6 I* W6 P! b7 Y(??? 有人一定會問我,IC LAYOUT 學IC設計和測試做啥?)
, g( |9 r8 U# e5 h+ P7 g$ d& r, `隨著製程演進, IC Layout在舊製程不存在的問題, 在前瞻製程未必不會碰到,
7 R) c s) b. w( B7 R6 \- O
: ?$ K- M6 W) M7 b" x9 @" Z- ~學習IC設計並不是要超越IC Designer,而是為了能更清楚的溝通電路設計理念,
' i2 }8 d' ^1 N1 V* h學習晶圓製程或CP(Wafer sort)也不是要成為製程或測試工程師,,6 U7 f! L. {) O5 ]/ g9 G
而是要了解自己的佈局在台積電裡面會怎麼跑, I/O PAD的擺放對CP(Wafer Sort)測試結果有沒有影響,或是可以最佳化
' N! o" h X- S$ T, ]當然公司或Fab一定會有舊的Rule可以依循, 但是Rule為什麼要這麼定通常了解不深(因為太忙了..沒空想那個)
; k! B9 b# }, J( |2 r: Y% w& @3 ?2 }, ?. ]+ z$ Z T3 d/ z
所以試著了解上下游合作的工程師在做什麼,, 辛苦一陣子,,# A- d' x- C2 M: N1 H/ m3 t6 b
必然可以脫離 「像是在 做工ㄉ感覺得,, 」! \/ H, X( q3 [+ i% L
0 F& \* K- N# M共勉之~ |
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