懸賞100RDB：求解HBM VSS-PIN ZAP負電壓 與 PIN-VSS ZAP正電壓的區別？

CHIP321

: D" b8 S+ P5 d; m6 J' {
多次測試中
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# l" K, P& t$ E6 k: P) q
5 e" T; B. U4 n8 K& ~3 o) f! ?
4 D+ ?; p. n8 b' V6 N0 h" P' P6 fVSS-〉PIN ZAP負電壓 與 PIN-〉VSS ZAP正電壓，測試結果有很大差異（2000v以上）。

疑惑很久了，也見過別的朋友提出過這個問題，誠心求解

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PS：
1假設電路結構是模擬+邏輯電路，無SR
7 r: }5 D! R  ~: _3 P; r5 t% h; d2已經做HBM仿真模擬，各個node又具備完全一致電壓差，電流值
3考慮初始值，但是在HBM發生后1ns，左右很快會被上升電壓Reset
+ G* z" c$ E9 n4 w1 |
" w7 z: `' z: G0 H# s

CHIP321

回復 7# marvel321
; O( h& J# P! k) \- q% I4 k. d. ~8 Z/ HDear，您的观点和我之前的理解的非常接近，但是这个才是我开始疑惑的原因。
! r: }: \& p$ E- s7 g# X, T9 L2 k, ?& U这个问题很多人遇到过.通过改善措施可以提高ESD LEVE,所以应用中可以避免回答这个问题。但是据我所知产生原因从来没有被清晰的解释。
, t( ~: P( p5 V+ r0 p搜集到的可能的解释有：

# b! j' ~6 |. y* S( a1：“能量”传输接入点不同，一者是从VSS-PIN,一者是PIN-VSS(可能来自传输线理论，但是没有更详细的说明)
2：从两个不同测试，不同端口看，电路拓扑结构不同
3：机台测试电路与测试模型是有差异的，差异导致不同
. b7 a/ u- ?# a+ X$ L4：浮栅初始电位差异

对于1，缺乏更完善描述问题的资料，不理解。
/ Y3 p0 T8 k8 T! H) V, O( q1 j4 d! g对于2，虽然拓扑不同，但是各个节点压差并无差异，会引起损坏不同吗？
  `9 P3 J. ^# z& a7 g# \: k& Y: _对于3，缺乏资料，待验证
8 _8 m# \& f3 w4 s对于4，我最认可的答案
# w: ^- [5 U% T2 X  w+ b
" m* U( c% `3 V: ?! `* H但是
) _- ]7 [8 j& K若ESD Devices Gate 与source未连接到一起，marvel sir描述的问题的确存在，而且的确是两者不同之处；甚至可能会由于锁定电路导致逻辑，Gate电压差异，如果这些电路加入在ESD控制部分，也可能导致差异，这些问题都曾经发生过。
但是我们在ggmos中，未含有SR锁存器的情况下，依然遇到这种问题，则很难解释。
# q. A% l- ~- M5 s  H4 ?% s+ y. ?我们也对这种情况做了仿真模拟，事实上，即使把Gate上寄生电容电阻（包括线电容，线电阻）增大10倍，在脉冲发生时候，Gate电位在小于1纳秒左右即被重置，影响甚微。
而EMMI也依然证实ESD Device 挂掉了，使得之前的理论无法解释实验。姑且吧责任归结于机台了。

问题搁置很久了，感谢marvel321 sir，这个差异应当是确切而且贴近题目的。
4 W, H6 b3 s- m: C# \+ Z* H0 S其它讨论也很有意义，但是还没有很明确证实对ESD 测试的影响
  A, a$ u" O1 |; J$ U6 {悬赏结束，但是还希望大家能继续关注这个问题，把好思路Share出来~，完善这个问题点。