懸賞100RDB：求解HBM VSS-PIN ZAP負電壓 與 PIN-VSS ZAP正電壓的區別？

CHIP321

多次測試中
8 ^' ?5 Q( D1 ]% e. N5 R, Z8 d---------------------------------------------------------------------------------------------------------------
2 A( O* [' K; p' o

VSS-〉PIN ZAP負電壓 與 PIN-〉VSS ZAP正電壓，測試結果有很大差異（2000v以上）。

( C( ~; @  L/ e! Y疑惑很久了，也見過別的朋友提出過這個問題，誠心求解

5 o8 q' l9 i- x# B----------------------------------------------------------------------------------------------------------------
PS：
, ?" `* _2 m" n" O4 g& X1假設電路結構是模擬+邏輯電路，無SR
2已經做HBM仿真模擬，各個node又具備完全一致電壓差，電流值
3考慮初始值，但是在HBM發生后1ns，左右很快會被上升電壓Reset
0 I$ W& T# c$ C- o* C

CHIP321

回復 7# marvel321
2 O" v4 Y$ n2 q! U6 a2 R  |) [Dear，您的观点和我之前的理解的非常接近，但是这个才是我开始疑惑的原因。
这个问题很多人遇到过.通过改善措施可以提高ESD LEVE,所以应用中可以避免回答这个问题。但是据我所知产生原因从来没有被清晰的解释。
1 q( B0 G$ j: M1 S0 M+ e6 O+ @搜集到的可能的解释有：

1：“能量”传输接入点不同，一者是从VSS-PIN,一者是PIN-VSS(可能来自传输线理论，但是没有更详细的说明)
2：从两个不同测试，不同端口看，电路拓扑结构不同
% N" u' g! U7 ^5 _8 I9 {3：机台测试电路与测试模型是有差异的，差异导致不同
4：浮栅初始电位差异

对于1，缺乏更完善描述问题的资料，不理解。
对于2，虽然拓扑不同，但是各个节点压差并无差异，会引起损坏不同吗？
对于3，缺乏资料，待验证
' e4 L4 Y+ t6 g对于4，我最认可的答案

但是
若ESD Devices Gate 与source未连接到一起，marvel sir描述的问题的确存在，而且的确是两者不同之处；甚至可能会由于锁定电路导致逻辑，Gate电压差异，如果这些电路加入在ESD控制部分，也可能导致差异，这些问题都曾经发生过。
但是我们在ggmos中，未含有SR锁存器的情况下，依然遇到这种问题，则很难解释。
我们也对这种情况做了仿真模拟，事实上，即使把Gate上寄生电容电阻（包括线电容，线电阻）增大10倍，在脉冲发生时候，Gate电位在小于1纳秒左右即被重置，影响甚微。
* v3 G, e& v" Y) f( h  a7 s" g而EMMI也依然证实ESD Device 挂掉了，使得之前的理论无法解释实验。姑且吧责任归结于机台了。
6 I7 E5 Q; T  n/ @
问题搁置很久了，感谢marvel321 sir，这个差异应当是确切而且贴近题目的。
其它讨论也很有意义，但是还没有很明确证实对ESD 测试的影响
$ W+ b, y& ~0 ]' Q$ e6 j8 D悬赏结束，但是还希望大家能继续关注这个问题，把好思路Share出来~，完善这个问题点。

sendow

沒辦法畫圖, 大家聯想一下或者自己畫張圖,

舉例GGNMOS single device for HBM test
, L: _' ~' F. J" E0 |* E% konly 2 pin (I/O and GND)

& M% r' u, R/ e: Z7 f, QGGNMOS (drain-I/O; source & gate & sub - GND)
. x9 V0 S& f/ V2 f9 V+ n) {7 {記住ESD一個重要rule, drain contact spacing會放大,

; p5 R  c& E$ ?: Q! i3 ]! _假設從drain(I/O)打正電壓, 因為cont rule有放大,HBM pass 3K
反之, 從GND打負電壓, source cont rule沒有放大, 所以HBM<2K
+ Y/ `* M: ~, h
. f( J9 Q( {) ~* M0 @9 [這是最簡單的情況下說明了, 如果是circuit, path更多更複雜,
3 K" o% U: R- ?5 [1 {2 |要考慮可能反過來打負電壓其實是沒有ESD bypass path~

(這樣大家知道為何會有差異了嗎? 各位先進也可以提出其他看法)

postme

看以前这个帖子发现同样的类型问题，可以参考一下，希望Lz能共享事情发展的进展！！！
, {+ O7 x& b0 e3 g/ o+ X; d4 qhttp://bbs.innoing.com/thread-11817298-1-5.html

postme

应该是接地线的分布参数的问题我猜

postme

多次測試中
7 t% C; b8 }: f+ o0 [- s---------------------------------------------------------------------------------------- ...
CHIP321 發表於 2011-12-30 10:35 AM

/ g- k7 O) \; Y; r* \. Z( x看似相同的注入出现不同的结果，好奇怪，测试点的对称性

sendow

首先要先考慮電路佈局的問題: 1. 是否有其他寄生元件
                                                            2. Junction順逆偏造成的差異

& `) x. K, G3 S4 g  o再者如果是單顆元件應該有接近的HBM level
7 H0 O1 r  R* Z如果是複雜電路應該要以最小值來估算, 這才是這個電路真正的HBM level.

) h& E* N9 v3 i0 b  J, ~但是仍要考慮該電路實際應用面,是否會有遇到VSS-PIN負電壓的情況~
# P3 c$ t( @1 k* n2 ksystem level有時可以排除很多在chip level遇到的情況.

marvel321

我的理解如下，希望LZ采纳：
; ]/ {. D! x7 s' i5 d% d
  q/ V; P- o0 V- i9 V假定在线路中有一个MOS管，Drain接到Pin，Source，Sub接到Vss，Gate接到内部电路。
' t  o9 N7 Z- Q9 @4 w, z假定初始状态整个电路处于0电位，
/ [! m# J% w% Q& }7 mPin-Vss正电压时，Drain端电位升高，由于Gate到Drain之间寄生电容的影响，Gate仍处于低电位，因此该MOS管处于关断状态；
4 x& K  h  H+ uVss-Pin负电压时，Source，Sub电位降低，由于Gate到Source，Sub寄生电容影响，Gate处于高电位，，此时MOS管处于开启状态；

如此，在两种测试方式下，MOS管的状态不同，也就造成HBM结果不同。