懸賞100RDB：求解HBM VSS-PIN ZAP負電壓 與 PIN-VSS ZAP正電壓的區別？

CHIP321

5 U0 m# {) V& k% X/ s( R8 _
多次測試中
0 [! R) L- }/ E---------------------------------------------------------------------------------------------------------------
( @0 {, i1 b2 K
0 j( N+ a; @/ E$ `/ C' b8 L( F
# u1 A( N9 W, f4 e: L" d9 bVSS-〉PIN ZAP負電壓 與 PIN-〉VSS ZAP正電壓，測試結果有很大差異（2000v以上）。

疑惑很久了，也見過別的朋友提出過這個問題，誠心求解

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PS：
7 B& }% M, k  k" d" }2 S1假設電路結構是模擬+邏輯電路，無SR
8 P/ |6 ~+ v- v( X5 S2已經做HBM仿真模擬，各個node又具備完全一致電壓差，電流值
  b3 |9 ~! w, n$ |3考慮初始值，但是在HBM發生后1ns，左右很快會被上升電壓Reset

marvel321

我的理解如下，希望LZ采纳：

假定在线路中有一个MOS管，Drain接到Pin，Source，Sub接到Vss，Gate接到内部电路。
& }* r; ?/ z2 S% A5 Z. u假定初始状态整个电路处于0电位，
Pin-Vss正电压时，Drain端电位升高，由于Gate到Drain之间寄生电容的影响，Gate仍处于低电位，因此该MOS管处于关断状态；
Vss-Pin负电压时，Source，Sub电位降低，由于Gate到Source，Sub寄生电容影响，Gate处于高电位，，此时MOS管处于开启状态；

  v3 N0 M, y) \, {! O$ B) t8 H如此，在两种测试方式下，MOS管的状态不同，也就造成HBM结果不同。

sendow

首先要先考慮電路佈局的問題: 1. 是否有其他寄生元件
: c4 J0 f6 e: z6 O+ {3 ]/ K( ~" ^                                                            2. Junction順逆偏造成的差異
& `5 L: V% O+ I4 J1 E% w4 o; j
再者如果是單顆元件應該有接近的HBM level
如果是複雜電路應該要以最小值來估算, 這才是這個電路真正的HBM level.
" d  L: Y, `! I: W+ x
* }! E+ N& j1 H. S" q. n5 t1 ?8 [, u但是仍要考慮該電路實際應用面,是否會有遇到VSS-PIN負電壓的情況~
system level有時可以排除很多在chip level遇到的情況.

postme

多次測試中
* A; h% ]5 R0 G2 B& F3 S---------------------------------------------------------------------------------------- ...
  M9 S' c  t9 C' fCHIP321 發表於 2011-12-30 10:35 AM

6 f7 y) t0 D& y6 p
看似相同的注入出现不同的结果，好奇怪，测试点的对称性

postme

应该是接地线的分布参数的问题我猜

postme

看以前这个帖子发现同样的类型问题，可以参考一下，希望Lz能共享事情发展的进展！！！
http://bbs.innoing.com/thread-11817298-1-5.html

sendow

沒辦法畫圖, 大家聯想一下或者自己畫張圖,

7 o: j& A& \0 M3 C舉例GGNMOS single device for HBM test
only 2 pin (I/O and GND)
) Q: _; q: B% W* j0 ~
GGNMOS (drain-I/O; source & gate & sub - GND)
記住ESD一個重要rule, drain contact spacing會放大,

7 [6 {( e! n' @假設從drain(I/O)打正電壓, 因為cont rule有放大,HBM pass 3K
反之, 從GND打負電壓, source cont rule沒有放大, 所以HBM<2K
) \( K3 Y( ?# v' N; R' |
這是最簡單的情況下說明了, 如果是circuit, path更多更複雜,
" M* Q" q. _2 W! [, m) _1 E* ]要考慮可能反過來打負電壓其實是沒有ESD bypass path~
. c! _( s( M6 u5 i8 d/ A
(這樣大家知道為何會有差異了嗎? 各位先進也可以提出其他看法)

CHIP321

回復 7# marvel321
# u" Y' }' `4 i7 Y* e) fDear，您的观点和我之前的理解的非常接近，但是这个才是我开始疑惑的原因。
2 W7 ^7 _* e9 a" e: v- i3 R$ w6 f/ l这个问题很多人遇到过.通过改善措施可以提高ESD LEVE,所以应用中可以避免回答这个问题。但是据我所知产生原因从来没有被清晰的解释。
( j7 V, d& M, i, u  m3 x- P9 G搜集到的可能的解释有：

- A) Q/ Y9 ~% h3 R) s1：“能量”传输接入点不同，一者是从VSS-PIN,一者是PIN-VSS(可能来自传输线理论，但是没有更详细的说明)
+ [6 N+ `3 o; v2：从两个不同测试，不同端口看，电路拓扑结构不同
6 O+ L! F( O; x/ c5 Z+ ^3：机台测试电路与测试模型是有差异的，差异导致不同
2 m% ]. g$ J' d4：浮栅初始电位差异

对于1，缺乏更完善描述问题的资料，不理解。
对于2，虽然拓扑不同，但是各个节点压差并无差异，会引起损坏不同吗？
对于3，缺乏资料，待验证
- ~% R3 w4 W$ R- B6 m" ^对于4，我最认可的答案
4 t9 y- m+ j2 z% D) S0 [0 M
但是
若ESD Devices Gate 与source未连接到一起，marvel sir描述的问题的确存在，而且的确是两者不同之处；甚至可能会由于锁定电路导致逻辑，Gate电压差异，如果这些电路加入在ESD控制部分，也可能导致差异，这些问题都曾经发生过。
但是我们在ggmos中，未含有SR锁存器的情况下，依然遇到这种问题，则很难解释。
我们也对这种情况做了仿真模拟，事实上，即使把Gate上寄生电容电阻（包括线电容，线电阻）增大10倍，在脉冲发生时候，Gate电位在小于1纳秒左右即被重置，影响甚微。
而EMMI也依然证实ESD Device 挂掉了，使得之前的理论无法解释实验。姑且吧责任归结于机台了。

问题搁置很久了，感谢marvel321 sir，这个差异应当是确切而且贴近题目的。
其它讨论也很有意义，但是还没有很明确证实对ESD 测试的影响
* Q. S( @6 A0 Y; B悬赏结束，但是还希望大家能继续关注这个问题，把好思路Share出来~，完善这个问题点。