懸賞100RDB：求解HBM VSS-PIN ZAP負電壓 與 PIN-VSS ZAP正電壓的區別？

CHIP321

* t! J! Q9 j% W- }* s) k
0 Z; \1 g! w+ k5 J多次測試中
/ h4 ^* S; B4 N" f9 \5 y, o---------------------------------------------------------------------------------------------------------------

7 ]& C& m, a' S6 Y, l/ m
+ {/ B- ]$ |$ D, k0 wVSS-〉PIN ZAP負電壓 與 PIN-〉VSS ZAP正電壓，測試結果有很大差異（2000v以上）。

5 \  r0 T' a$ S疑惑很久了，也見過別的朋友提出過這個問題，誠心求解
- F& a: K$ ]0 q0 F6 V/ e$ [
----------------------------------------------------------------------------------------------------------------
8 e0 D( F) G2 d* IPS：
1假設電路結構是模擬+邏輯電路，無SR
2已經做HBM仿真模擬，各個node又具備完全一致電壓差，電流值
3考慮初始值，但是在HBM發生后1ns，左右很快會被上升電壓Reset

) f# Y/ V( @4 y9 @' H

marvel321

我的理解如下，希望LZ采纳：

9 k$ z( J# T9 r6 F% S假定在线路中有一个MOS管，Drain接到Pin，Source，Sub接到Vss，Gate接到内部电路。
) z& B2 g. a& s0 k" d5 M( N; o+ B假定初始状态整个电路处于0电位，
Pin-Vss正电压时，Drain端电位升高，由于Gate到Drain之间寄生电容的影响，Gate仍处于低电位，因此该MOS管处于关断状态；
: ~- ]( T/ q, R2 S( X5 W, hVss-Pin负电压时，Source，Sub电位降低，由于Gate到Source，Sub寄生电容影响，Gate处于高电位，，此时MOS管处于开启状态；
! [* {7 y; \; ]% d6 h( F. H
+ O1 B( v9 U/ H- p4 e& C如此，在两种测试方式下，MOS管的状态不同，也就造成HBM结果不同。

sendow

首先要先考慮電路佈局的問題: 1. 是否有其他寄生元件
6 A! u' G3 S( K: K( d4 K+ \: c" X7 M                                                            2. Junction順逆偏造成的差異
# _3 Y: A! s- |, v! F& K
- x" Z1 o" G" q4 \再者如果是單顆元件應該有接近的HBM level
如果是複雜電路應該要以最小值來估算, 這才是這個電路真正的HBM level.
* _& E2 U6 F4 q, w# o- e- k
但是仍要考慮該電路實際應用面,是否會有遇到VSS-PIN負電壓的情況~
( n, y& X3 E+ g5 Msystem level有時可以排除很多在chip level遇到的情況.

postme

多次測試中
4 D: U! Z5 I9 C3 j% d3 _---------------------------------------------------------------------------------------- ...
) K3 q( T* t" J% o) {CHIP321 發表於 2011-12-30 10:35 AM

0 J9 d) l# T' T; b# T& U7 l# o+ v
看似相同的注入出现不同的结果，好奇怪，测试点的对称性

postme

应该是接地线的分布参数的问题我猜

postme

看以前这个帖子发现同样的类型问题，可以参考一下，希望Lz能共享事情发展的进展！！！
$ f" R8 J! {8 Z6 a7 ~2 A1 khttp://bbs.innoing.com/thread-11817298-1-5.html

sendow

沒辦法畫圖, 大家聯想一下或者自己畫張圖,

9 K, L& D% n2 r. L2 M$ ]9 l舉例GGNMOS single device for HBM test
only 2 pin (I/O and GND)
  t+ g( ]/ i. z) q3 T
GGNMOS (drain-I/O; source & gate & sub - GND)
記住ESD一個重要rule, drain contact spacing會放大,
) ~7 \% t/ W) r: g. \7 J; F. O
& V% R+ i8 @* }: @( v5 {$ S% b- M假設從drain(I/O)打正電壓, 因為cont rule有放大,HBM pass 3K
反之, 從GND打負電壓, source cont rule沒有放大, 所以HBM<2K

這是最簡單的情況下說明了, 如果是circuit, path更多更複雜,
要考慮可能反過來打負電壓其實是沒有ESD bypass path~
, m8 V$ U' \7 u
; a) E+ |7 E; x# k, t(這樣大家知道為何會有差異了嗎? 各位先進也可以提出其他看法)

CHIP321

回復 7# marvel321
Dear，您的观点和我之前的理解的非常接近，但是这个才是我开始疑惑的原因。
# w# V8 y. ~" w这个问题很多人遇到过.通过改善措施可以提高ESD LEVE,所以应用中可以避免回答这个问题。但是据我所知产生原因从来没有被清晰的解释。
搜集到的可能的解释有：
  L/ b- _- f: w, d, [3 g
% Y) V9 w3 W5 ~6 ]( L1：“能量”传输接入点不同，一者是从VSS-PIN,一者是PIN-VSS(可能来自传输线理论，但是没有更详细的说明)
2：从两个不同测试，不同端口看，电路拓扑结构不同
/ ?' _6 c" z/ i( t# i. g: o: t* \3：机台测试电路与测试模型是有差异的，差异导致不同
4：浮栅初始电位差异
' v8 i! t6 z1 q; ?2 P+ E" M
- `# q* s4 r5 l. M  k) j对于1，缺乏更完善描述问题的资料，不理解。
$ f. o' z& F- G0 Z& y对于2，虽然拓扑不同，但是各个节点压差并无差异，会引起损坏不同吗？
4 d: o' ~" M; ]6 ?# k对于3，缺乏资料，待验证
  {* f/ r, p% y; |0 W对于4，我最认可的答案

  S5 ?7 w& _) I" i  }但是
) E1 B- J5 @! F0 a" k) \8 T若ESD Devices Gate 与source未连接到一起，marvel sir描述的问题的确存在，而且的确是两者不同之处；甚至可能会由于锁定电路导致逻辑，Gate电压差异，如果这些电路加入在ESD控制部分，也可能导致差异，这些问题都曾经发生过。
但是我们在ggmos中，未含有SR锁存器的情况下，依然遇到这种问题，则很难解释。
我们也对这种情况做了仿真模拟，事实上，即使把Gate上寄生电容电阻（包括线电容，线电阻）增大10倍，在脉冲发生时候，Gate电位在小于1纳秒左右即被重置，影响甚微。
1 C( T3 `$ t( d! H8 `而EMMI也依然证实ESD Device 挂掉了，使得之前的理论无法解释实验。姑且吧责任归结于机台了。

: @5 ?  {, i7 c: ~/ H问题搁置很久了，感谢marvel321 sir，这个差异应当是确切而且贴近题目的。
9 d: ]3 w* N" `2 f其它讨论也很有意义，但是还没有很明确证实对ESD 测试的影响
悬赏结束，但是还希望大家能继续关注这个问题，把好思路Share出来~，完善这个问题点。