懸賞100RDB：求解HBM VSS-PIN ZAP負電壓 與 PIN-VSS ZAP正電壓的區別？

CHIP321

2 J; i" Z9 @3 ^' {3 ^5 Y
2 ]# [1 j7 f5 H多次測試中
* p/ M7 N8 V, q: d/ H* T3 R. f2 [---------------------------------------------------------------------------------------------------------------

$ V* X0 O. z6 Y5 d  O
6 S, w+ V9 W6 p# n8 j# q* [VSS-〉PIN ZAP負電壓 與 PIN-〉VSS ZAP正電壓，測試結果有很大差異（2000v以上）。
$ x. x8 q/ U9 i2 f2 p6 w
# b  {0 F5 q# {疑惑很久了，也見過別的朋友提出過這個問題，誠心求解
4 G- H- V/ L2 L- |, M
+ a9 e8 W! _8 H. U4 C8 f4 w' }----------------------------------------------------------------------------------------------------------------
PS：
1假設電路結構是模擬+邏輯電路，無SR
" R0 e7 P) X) d9 K: X; C2已經做HBM仿真模擬，各個node又具備完全一致電壓差，電流值
3考慮初始值，但是在HBM發生后1ns，左右很快會被上升電壓Reset
! b! G3 F( J' C! _; i' U7 _
9 Y- {2 Y9 L6 t

marvel321

我的理解如下，希望LZ采纳：

假定在线路中有一个MOS管，Drain接到Pin，Source，Sub接到Vss，Gate接到内部电路。
8 p# P/ i# u6 |9 f( t4 g/ `假定初始状态整个电路处于0电位，
Pin-Vss正电压时，Drain端电位升高，由于Gate到Drain之间寄生电容的影响，Gate仍处于低电位，因此该MOS管处于关断状态；
Vss-Pin负电压时，Source，Sub电位降低，由于Gate到Source，Sub寄生电容影响，Gate处于高电位，，此时MOS管处于开启状态；

如此，在两种测试方式下，MOS管的状态不同，也就造成HBM结果不同。

sendow

首先要先考慮電路佈局的問題: 1. 是否有其他寄生元件
; ?8 N3 _8 T3 D                                                            2. Junction順逆偏造成的差異

* h5 v) m% p# ?" @, x# o再者如果是單顆元件應該有接近的HBM level
* ^) c$ Q/ @2 b4 n  c/ @/ R3 s如果是複雜電路應該要以最小值來估算, 這才是這個電路真正的HBM level.

但是仍要考慮該電路實際應用面,是否會有遇到VSS-PIN負電壓的情況~
system level有時可以排除很多在chip level遇到的情況.

postme

多次測試中
$ V5 @! \! V; \& {---------------------------------------------------------------------------------------- ...
( @7 `2 Y) p- @' e2 `CHIP321 發表於 2011-12-30 10:35 AM

) _* B# b) {0 j7 U4 r$ N
4 S$ a; g% A* W+ B" J* o% o6 t1 J看似相同的注入出现不同的结果，好奇怪，测试点的对称性

postme

应该是接地线的分布参数的问题我猜

postme

看以前这个帖子发现同样的类型问题，可以参考一下，希望Lz能共享事情发展的进展！！！
http://bbs.innoing.com/thread-11817298-1-5.html

sendow

沒辦法畫圖, 大家聯想一下或者自己畫張圖,
8 @) J: Y- v" T' H# q
舉例GGNMOS single device for HBM test
" d3 n3 x  E/ E) u1 o: oonly 2 pin (I/O and GND)

' h! E' u$ Y% L7 U  nGGNMOS (drain-I/O; source & gate & sub - GND)
9 M) z; J1 r1 n- Q7 ?7 ~% p& H8 z記住ESD一個重要rule, drain contact spacing會放大,
' c: \2 q* r4 I; G6 G+ G9 A/ ]
+ Y! Z9 v3 c7 h8 [假設從drain(I/O)打正電壓, 因為cont rule有放大,HBM pass 3K
反之, 從GND打負電壓, source cont rule沒有放大, 所以HBM<2K
8 H4 _8 @% g6 L5 l& j( ~
這是最簡單的情況下說明了, 如果是circuit, path更多更複雜,
1 v$ v, m8 B5 `/ d, Y要考慮可能反過來打負電壓其實是沒有ESD bypass path~
( j) f. P. ^7 o8 W7 t3 o
(這樣大家知道為何會有差異了嗎? 各位先進也可以提出其他看法)

CHIP321

回復 7# marvel321
Dear，您的观点和我之前的理解的非常接近，但是这个才是我开始疑惑的原因。
+ j. \- _, ^4 Z; O这个问题很多人遇到过.通过改善措施可以提高ESD LEVE,所以应用中可以避免回答这个问题。但是据我所知产生原因从来没有被清晰的解释。
  q0 w- n: k; t0 M# l9 D搜集到的可能的解释有：
) `1 z4 m, p6 |  s" K
5 H# D+ Y1 p4 v" s. F1 b1：“能量”传输接入点不同，一者是从VSS-PIN,一者是PIN-VSS(可能来自传输线理论，但是没有更详细的说明)
2：从两个不同测试，不同端口看，电路拓扑结构不同
9 ~# f  \6 y4 }) o- g7 ^+ A3：机台测试电路与测试模型是有差异的，差异导致不同
4：浮栅初始电位差异

) l' y7 H) ]4 {4 ?' _对于1，缺乏更完善描述问题的资料，不理解。
4 j* B0 |0 E4 ]# G: i/ H& u1 y对于2，虽然拓扑不同，但是各个节点压差并无差异，会引起损坏不同吗？
2 q6 R% x7 e. a, ^对于3，缺乏资料，待验证
4 M: R4 e8 L. g对于4，我最认可的答案
' A4 q/ D( ^+ X& {0 n+ W; Z
但是
: l) Z: y6 H* J+ o9 J; H  x$ s若ESD Devices Gate 与source未连接到一起，marvel sir描述的问题的确存在，而且的确是两者不同之处；甚至可能会由于锁定电路导致逻辑，Gate电压差异，如果这些电路加入在ESD控制部分，也可能导致差异，这些问题都曾经发生过。
) ^$ q6 F- s# w/ v" v但是我们在ggmos中，未含有SR锁存器的情况下，依然遇到这种问题，则很难解释。
* G) [4 X( [6 l0 z% Z# Y1 G我们也对这种情况做了仿真模拟，事实上，即使把Gate上寄生电容电阻（包括线电容，线电阻）增大10倍，在脉冲发生时候，Gate电位在小于1纳秒左右即被重置，影响甚微。
而EMMI也依然证实ESD Device 挂掉了，使得之前的理论无法解释实验。姑且吧责任归结于机台了。
( I/ J+ M# V9 N
3 b1 s$ z6 f7 y8 Z问题搁置很久了，感谢marvel321 sir，这个差异应当是确切而且贴近题目的。
其它讨论也很有意义，但是还没有很明确证实对ESD 测试的影响
4 s4 a; E% s" C% q' P) H悬赏结束，但是还希望大家能继续关注这个问题，把好思路Share出来~，完善这个问题点。