懸賞100RDB：求解HBM VSS-PIN ZAP負電壓 與 PIN-VSS ZAP正電壓的區別？

CHIP321

# f2 I0 D1 P. S. `& Y/ i- K- B) [多次測試中
9 ~) k8 Q% w5 X" a: V! Y---------------------------------------------------------------------------------------------------------------
) P1 X% M* K9 C; B7 D4 m: M

VSS-〉PIN ZAP負電壓 與 PIN-〉VSS ZAP正電壓，測試結果有很大差異（2000v以上）。

$ s8 X0 N0 i3 z7 G& F5 f) B疑惑很久了，也見過別的朋友提出過這個問題，誠心求解
2 \$ U+ S9 R" f3 b9 B
----------------------------------------------------------------------------------------------------------------
( u5 \8 U3 ~* x. MPS：
1假設電路結構是模擬+邏輯電路，無SR
- c& w7 i9 ~! E- z: y0 V2已經做HBM仿真模擬，各個node又具備完全一致電壓差，電流值
* r3 }7 f# S2 m: }" ~* E* ^3考慮初始值，但是在HBM發生后1ns，左右很快會被上升電壓Reset
6 u" M( b2 O8 I
7 e: D  D  A/ V% Z

marvel321

我的理解如下，希望LZ采纳：
  M; T+ U3 l$ T+ n; [
; K" r6 `* X6 o$ A" |6 A假定在线路中有一个MOS管，Drain接到Pin，Source，Sub接到Vss，Gate接到内部电路。
假定初始状态整个电路处于0电位，
3 ?( Y  k& W8 cPin-Vss正电压时，Drain端电位升高，由于Gate到Drain之间寄生电容的影响，Gate仍处于低电位，因此该MOS管处于关断状态；
Vss-Pin负电压时，Source，Sub电位降低，由于Gate到Source，Sub寄生电容影响，Gate处于高电位，，此时MOS管处于开启状态；
3 `* ^% U5 t4 Z% p
* _2 e+ f+ n! J  q如此，在两种测试方式下，MOS管的状态不同，也就造成HBM结果不同。

sendow

首先要先考慮電路佈局的問題: 1. 是否有其他寄生元件
& X) E6 Y& M4 T: |) F0 Y                                                            2. Junction順逆偏造成的差異
' A/ Z$ S$ N+ Q# z; T8 U
+ \$ q5 f, K/ D" I* }) P再者如果是單顆元件應該有接近的HBM level
如果是複雜電路應該要以最小值來估算, 這才是這個電路真正的HBM level.
) {& [0 L7 ~; f7 U5 ?+ _0 i# a
但是仍要考慮該電路實際應用面,是否會有遇到VSS-PIN負電壓的情況~
6 v+ I0 J# `# G  |* tsystem level有時可以排除很多在chip level遇到的情況.

postme

多次測試中
/ n4 [$ V0 J/ K9 |---------------------------------------------------------------------------------------- ...
% W2 i& l( r8 @' jCHIP321 發表於 2011-12-30 10:35 AM

- i3 n, L( R0 x) o, m1 K
; v8 Q8 J# R" M6 k& _# N看似相同的注入出现不同的结果，好奇怪，测试点的对称性

postme

应该是接地线的分布参数的问题我猜

postme

看以前这个帖子发现同样的类型问题，可以参考一下，希望Lz能共享事情发展的进展！！！
8 ^9 e6 D) _: {. C! zhttp://bbs.innoing.com/thread-11817298-1-5.html

sendow

沒辦法畫圖, 大家聯想一下或者自己畫張圖,

% ?# J( @7 R* g舉例GGNMOS single device for HBM test
4 `$ W5 r' F$ y; r! Q, }: }only 2 pin (I/O and GND)

GGNMOS (drain-I/O; source & gate & sub - GND)
記住ESD一個重要rule, drain contact spacing會放大,
7 `8 {" H0 b# \* R2 m$ |' L
6 x% a2 g: a0 A6 `" l, R假設從drain(I/O)打正電壓, 因為cont rule有放大,HBM pass 3K
反之, 從GND打負電壓, source cont rule沒有放大, 所以HBM<2K
0 w& _3 {. x2 w7 X% t9 G: Q7 `
這是最簡單的情況下說明了, 如果是circuit, path更多更複雜,
" \4 C: K2 r# B1 n, b: {3 X! |要考慮可能反過來打負電壓其實是沒有ESD bypass path~

(這樣大家知道為何會有差異了嗎? 各位先進也可以提出其他看法)

CHIP321

回復 7# marvel321
7 P: r7 |2 S' J9 Q8 R2 VDear，您的观点和我之前的理解的非常接近，但是这个才是我开始疑惑的原因。
这个问题很多人遇到过.通过改善措施可以提高ESD LEVE,所以应用中可以避免回答这个问题。但是据我所知产生原因从来没有被清晰的解释。
5 [- F1 A2 D8 U8 `搜集到的可能的解释有：
% }5 l; O& k' i- C) [1 E7 x
+ z* e$ i( E8 d/ ]( `( X6 X! X1：“能量”传输接入点不同，一者是从VSS-PIN,一者是PIN-VSS(可能来自传输线理论，但是没有更详细的说明)
% c( W- a6 q# f2：从两个不同测试，不同端口看，电路拓扑结构不同
3 a6 _9 _# M( u& \1 y& S; w" r- _3：机台测试电路与测试模型是有差异的，差异导致不同
( a5 Y8 b: c3 R8 J* _6 f: I$ V4：浮栅初始电位差异

2 N' s  u5 l: e( W; P: `3 ~对于1，缺乏更完善描述问题的资料，不理解。
对于2，虽然拓扑不同，但是各个节点压差并无差异，会引起损坏不同吗？
( K$ a9 I  [/ s- h对于3，缺乏资料，待验证
对于4，我最认可的答案
$ y. H( S0 ~5 i) N3 p, h
) x6 x# Q& K# j! |5 b: p( a但是
+ `& ?* k& y/ t7 r! ^若ESD Devices Gate 与source未连接到一起，marvel sir描述的问题的确存在，而且的确是两者不同之处；甚至可能会由于锁定电路导致逻辑，Gate电压差异，如果这些电路加入在ESD控制部分，也可能导致差异，这些问题都曾经发生过。
但是我们在ggmos中，未含有SR锁存器的情况下，依然遇到这种问题，则很难解释。
我们也对这种情况做了仿真模拟，事实上，即使把Gate上寄生电容电阻（包括线电容，线电阻）增大10倍，在脉冲发生时候，Gate电位在小于1纳秒左右即被重置，影响甚微。
9 {8 d: L" O3 p, a6 \4 k$ m2 @而EMMI也依然证实ESD Device 挂掉了，使得之前的理论无法解释实验。姑且吧责任归结于机台了。

& _. Z- X% n0 K. R4 A8 ^; g问题搁置很久了，感谢marvel321 sir，这个差异应当是确切而且贴近题目的。
1 w1 w* p9 k6 ^! J其它讨论也很有意义，但是还没有很明确证实对ESD 测试的影响
( x( W, `' ]$ I. O悬赏结束，但是还希望大家能继续关注这个问题，把好思路Share出来~，完善这个问题点。