懸賞100RDB：求解HBM VSS-PIN ZAP負電壓 與 PIN-VSS ZAP正電壓的區別？

CHIP321

多次測試中
; \) @3 [1 d0 o9 c6 J---------------------------------------------------------------------------------------------------------------


. D: k' S5 G: X4 U# f6 V. lVSS-〉PIN ZAP負電壓 與 PIN-〉VSS ZAP正電壓，測試結果有很大差異（2000v以上）。
6 F! X" H4 Z$ o+ R# H* [; O
% E, y  b; s5 k; q疑惑很久了，也見過別的朋友提出過這個問題，誠心求解
0 {% P$ o: |) u4 Y- h9 q$ p
, V8 z4 W$ s3 f% u' P----------------------------------------------------------------------------------------------------------------
. _( |% Q" \9 e0 w- X# IPS：
/ u+ n: u+ \. t7 e4 i; c1 W1假設電路結構是模擬+邏輯電路，無SR
# }1 Y( d1 h( h( R2已經做HBM仿真模擬，各個node又具備完全一致電壓差，電流值
( ]- u6 X: Y/ k3考慮初始值，但是在HBM發生后1ns，左右很快會被上升電壓Reset

marvel321

我的理解如下，希望LZ采纳：

: Y% `' a: Q  i2 K% {/ y假定在线路中有一个MOS管，Drain接到Pin，Source，Sub接到Vss，Gate接到内部电路。
/ \# J* v0 [& P/ B+ p% X2 A% A假定初始状态整个电路处于0电位，
. V( o, x+ O+ D2 q; W/ p, p+ UPin-Vss正电压时，Drain端电位升高，由于Gate到Drain之间寄生电容的影响，Gate仍处于低电位，因此该MOS管处于关断状态；
& n7 \, {9 R, Z* e" yVss-Pin负电压时，Source，Sub电位降低，由于Gate到Source，Sub寄生电容影响，Gate处于高电位，，此时MOS管处于开启状态；
7 x3 S7 K* n" ~
如此，在两种测试方式下，MOS管的状态不同，也就造成HBM结果不同。

sendow

首先要先考慮電路佈局的問題: 1. 是否有其他寄生元件
                                                            2. Junction順逆偏造成的差異
' y; r! M" C6 s. _
再者如果是單顆元件應該有接近的HBM level
如果是複雜電路應該要以最小值來估算, 這才是這個電路真正的HBM level.
2 X3 V9 T: m) q+ ~, O" o4 s2 T
但是仍要考慮該電路實際應用面,是否會有遇到VSS-PIN負電壓的情況~
system level有時可以排除很多在chip level遇到的情況.

postme

多次測試中
; D% _+ ?) H9 S+ T+ \, r---------------------------------------------------------------------------------------- ...
CHIP321 發表於 2011-12-30 10:35 AM

0 ^: f! ^. T6 A- ], b! ]; f
' \; u& V5 r6 ^+ q4 E, G/ p2 ^看似相同的注入出现不同的结果，好奇怪，测试点的对称性

postme

应该是接地线的分布参数的问题我猜

postme

看以前这个帖子发现同样的类型问题，可以参考一下，希望Lz能共享事情发展的进展！！！
http://bbs.innoing.com/thread-11817298-1-5.html

sendow

沒辦法畫圖, 大家聯想一下或者自己畫張圖,
$ g; U7 y2 T+ H: Y
. c. c) L0 F) ^0 t8 d4 N舉例GGNMOS single device for HBM test
only 2 pin (I/O and GND)
" w+ U. M; o8 |0 Q% j/ K+ G
GGNMOS (drain-I/O; source & gate & sub - GND)
. A+ J% i6 U  Q4 R& {8 Z7 b4 F記住ESD一個重要rule, drain contact spacing會放大,

假設從drain(I/O)打正電壓, 因為cont rule有放大,HBM pass 3K
反之, 從GND打負電壓, source cont rule沒有放大, 所以HBM<2K
5 b' `6 x  ^- Q! B- z4 e( a* I/ V
這是最簡單的情況下說明了, 如果是circuit, path更多更複雜,
要考慮可能反過來打負電壓其實是沒有ESD bypass path~
( O7 T+ s3 C6 F
(這樣大家知道為何會有差異了嗎? 各位先進也可以提出其他看法)

CHIP321

回復 7# marvel321
Dear，您的观点和我之前的理解的非常接近，但是这个才是我开始疑惑的原因。
这个问题很多人遇到过.通过改善措施可以提高ESD LEVE,所以应用中可以避免回答这个问题。但是据我所知产生原因从来没有被清晰的解释。
搜集到的可能的解释有：

1：“能量”传输接入点不同，一者是从VSS-PIN,一者是PIN-VSS(可能来自传输线理论，但是没有更详细的说明)
( o* o( X  o  V; ^. V: @2：从两个不同测试，不同端口看，电路拓扑结构不同
0 M: Z* s7 C' D# ~! c0 k3：机台测试电路与测试模型是有差异的，差异导致不同
4：浮栅初始电位差异
, Y' ~" J  c3 i+ I3 k, }' M; }
6 U8 l' e3 j% L对于1，缺乏更完善描述问题的资料，不理解。
4 K* f* W3 d& \( a( z对于2，虽然拓扑不同，但是各个节点压差并无差异，会引起损坏不同吗？
7 ^2 Z" J" D6 n; d* J对于3，缺乏资料，待验证
7 n3 p9 n1 ]  f, T对于4，我最认可的答案
3 |& x. t$ Z  E
但是
若ESD Devices Gate 与source未连接到一起，marvel sir描述的问题的确存在，而且的确是两者不同之处；甚至可能会由于锁定电路导致逻辑，Gate电压差异，如果这些电路加入在ESD控制部分，也可能导致差异，这些问题都曾经发生过。
/ f! y4 H, R  v6 v! ]但是我们在ggmos中，未含有SR锁存器的情况下，依然遇到这种问题，则很难解释。
+ M/ V7 D) @; R我们也对这种情况做了仿真模拟，事实上，即使把Gate上寄生电容电阻（包括线电容，线电阻）增大10倍，在脉冲发生时候，Gate电位在小于1纳秒左右即被重置，影响甚微。
2 {& h0 S, W; L) {* S! ~. \* H而EMMI也依然证实ESD Device 挂掉了，使得之前的理论无法解释实验。姑且吧责任归结于机台了。
1 ]: M# b! R: x5 ]9 W* K1 b$ c
( _) x3 f' l9 \* U9 t+ s问题搁置很久了，感谢marvel321 sir，这个差异应当是确切而且贴近题目的。
+ p& T3 X" w/ u1 E8 f( R其它讨论也很有意义，但是还没有很明确证实对ESD 测试的影响
悬赏结束，但是还希望大家能继续关注这个问题，把好思路Share出来~，完善这个问题点。