GATE电压对ESD lever Vt1 It2的影响

CHIP321

在GCMOS structure,或者floating MOS structure，dynamic RC-triggering structure结构里面，都提及了Gate电位对ESD的影响。
但是后来在多组多次测试数据中整理发现，其影响并没有一致的体现，甚至很多情况下导致HBM等级降低，我在考虑时候是由于MOS沟道导通削弱了寄生BJT的导通导致。
0 b" U- m, {/ H4 ?8 ?) {) [7 I请教通常Vgate是否会对 VT1 IT2产生显著影响是如何的？