不受溫度，電源 引影。Clokcclock generator

c3a1t039

一般的Clokc generator都會溫度，電源與負載狀態影響，如果我要減少這些影響
; m. \$ d" M4 H  g) D3 N5 ]. _是用哪一種的架構比較好。頻率500KHz狀態。有思考過要在電源輸入上用DC2DC電路來穩壓減少電源引想。
# L! @7 v7 ~# X& G  @! m. Z但是也想過是不是用Bandgap referent 當Clokc generator來解決溫度，電源的影響，但是我不確定Bandgap referent
可以驅動Clokc generator那些電路會比較好。

jghn

還希望今後請各位多多指教

sslin

還希望今後請各位多多指教

yuray12

感謝此篇版友討論，雖然沒有參與到過程，但是仍學到很多，謝謝!!

finster

若是採用0.35um的製程,那振盪器要操作在0.9V ~ 3.6V之間實屬困難的一件事
& m1 C$ @, N, ~9 f. ?1 r因為架構的問題,就目前我所知道振盪器的架構而言,實在找不出有那一種架構可以工作在這樣子的電壓範圍

6 F, F4 d2 f+ e- U% i' u至於你提到藉由LDO來產生出一個固定電壓,此法有其先天上的限制和應用條件
此法通常應用在電壓範圍很大的情況下,但最低的電壓絕對是在確保LDO可以正常工作的電壓條件下,而此電壓最少都要在2V以上
9 ~; ?: {: r# J6 J# U' G) |
若你想操作在0.9V ~ 3.6V之間,建議你要採用0.18um的製程,又或者要修改規格方可實現電路

c3a1t039

我是用0.35um，模擬Bandgap(BJT)電路最低電壓模擬是在2.1可以正常操作(5 MODE)。
跟我計算的Vtn 和Vtp的結果差多0.2V，而我實際上希望可以在1.2正常工作，所以我考量別的電路。
' @# F) C& J8 v3 |$ \& {
2 ^2 m  H. Z2 b2 u至於我的VDD想在 0.9-3.6之間，所以我可能也需要一個LDO去將我的VDD固定。但是就如同你說的我的這壓太低，我LDO輸出會比0.9低，根本不能驅動什麼電路，我要在思考我的最低電壓。

finster

一般來說,若是0.18um的製程,它的數位的正常工作電壓是1.8V
0 _2 m! u8 C+ z  E7 e+ X- y但也有一些會是例外的情況,例如MaxChip 0.18um, 它的數位正常工作電壓就是3.3V,所以,這個部份建議你直接看Fab的Design rule來確認
另外,因為你一直強調你的工作電壓範圍很廣,若是如此,你在選擇元件上需留意Gate Oxide的耐壓問題,因為基本上0.18um的LV device(1.8V device)的耐壓不可能操作在4V以上,一定要用3.3V device或者更高的耐壓元件,而Gate Oxide的厚度愈大,其Vt or Vtp的電壓也愈高,如此一來愈不適合操作在低電壓區
故而,請慎選你的device,又或者你應該先確認你的Fab能提供那幾種device,而這些device能不能符合你目前要設計的SPEC的電壓工作範圍,若不行,你惟有更改製程,又或者修改SPEC.
: F( ~8 P" Z) p0 L/ j/ Y
我提供的電路,當初是用0.18um & 0.15um process, 3.3V device所設計,工作電壓是3.0V ~ 3.6V,後來實際量最低可從2.3~3.6V都還很OK,而若低於2.3V以下會有問題,那是因為電路架構中至少需要2.1V才能夠讓MOS正常操作在Saturation region(Vt & Vtp的限制),而這也是我剛剛所提的先天限制,也是請你先確認的事項
( @& u( s4 G# w" B* W! J
這篇我並沒有看過,但,一般正常情況下,若要補償溫度的變化,那視必要在你的電路中要存在有正溫度係數和負溫度係數兩種元件才行,而Bandgap reference circuit的先天條件就是依此來建立的,故而假若你不想用BJT device,那麼你的電阻就視必要選擇和MOSFET相反的溫度係數的電阻,而且它的變化量要恰好可以跟的上MOSFET的溫度變化,如此一來即使不用BJT device也可作到溫度補償的效果,而這種不用BJT device的電路架構,絕大部份都是建立在這種條件下所產生出來的

c3a1t039

板主，我bangap是使用一般方式去做VREF(BJT和OP的架構)，但是我最近找到的資料。
8 l, \/ M9 _3 M/ _0 L有些在低電壓的VREF，是使用MOS的subthreshold current去設計，
可以讓supply的最低電壓壓低，並且他的使用面積也很小，為什麼還是很多人使用一般BJT架構阿?
我思考過是因為對溫度的靈敏度的問題，但是如果是要用在RFID的被動式TAG，
; i1 F5 m! o1 d9 N* B/ @是不是只能使用MOS的subthreshold current去設計。類似這篇論文。

c3a1t039

頻率調整~應該藉由當電容的NMOS跟電阻去調整吧，但是以0.18um去做她最低的VDD是1.5嗎?還是多少~想問版主有應像嗎~因為我VDD range 很大。

finster

圖示是我們之前所採用的簡意示意圖
& u6 H  V' c) R3 l  o9 ?' f( T$ U因為是前人所作的,故而是參考那份paper己無從可考
不過,因為它的架構還蠻簡單的,推一下就可以知道其電路運作方式,這個架構我曾用在0.18um, 0.15um都有real chip用過,實際出來的結果比起R-C架構來比較而言,頻率漂移量較小,對於工作電壓和製程以及溫度的變化量而言都還要穩定且好
0 p+ W$ j8 N/ E' y  l- {" V" q9 b7 ^4 G但,缺點就如我前面所言,電路較為複雜,而且若是要振盪在較高頻時,功率消耗會變大

c3a1t039

板主finster ，因為我的VDD 範圍很低在0.9以上到4.0以下。
- e  {  ~/ u; S: x; i我找到幾篇資料發現OP使用CMOS基腳當作輸入的方式來產生，
在低電壓操作，但是我本身沒有做過低電壓的電路，感覺這電路有問題
但是不知道他的工作原理是什麼?所以想請問一下，它是怎麼動作。

oric

Finster大大可以說明一下相互交叉振盪方式的架構嗎~ 感覺很有趣耶~
或是有什麼資料跟論文可以去找來參考~
4 f$ E, p% b" ]+ r% [  B7 r謝謝~~

finster

回復 5# c3a1t039
, L# b$ [8 R/ L0 P+ ]3 Y7 S( j7 O, j
! @6 r0 i1 V& V1 }- y# ~7 j

0 v3 a# R5 F4 g! _: M9 r是的,那是類似ring-oscillator的作法,但只有一級
4 f$ R2 \* o; K) i6 ^% S+ z如果採用rc的架構,振盪出來的頻率受到process,temperatur, & power supply的變化而有較的頻率變動
& a8 Y8 C0 X" {' l$ U' C8 s7 r而若採用相互交叉的振盪架構,就比較不易受到影響
但,採用相互交叉的振盪架構也有其限制和缺點,因為它是相互交叉的振盪方式,故而signal是近似差動的信號,而此差動信號並不適合操作在振盪超過10MHz~30MHz以上的頻率,不然其功率消耗會大很多,其次是電路會較rc振盪電路複雜些

c3a1t039

相互交叉振盪方式是用Ring-OSC 的方式嗎?因為我找到的都是用Ring-OSC，至於前端跟你說的一樣有接上Bandgap電路。

finster

依照你的要求,我會建議你用Bandgap reference circuit產生出一個較不易受到Process, temperature and power supply變動的bias current or Bandgap voltage,再由這個bias current or Bandgap voltage去產生出振盪頻率
當然,若你要作到低功率消耗,那需要用較大的面積來換取低功耗消耗,所以Bandgap的參考電阻就必需要用到很大才行,再來,為了讓振盪器有較佳的performance,建議你採用相互交叉振盪方式的架構
目前,我們在設計低功率消耗&要求較佳performance的clock generator都是採用這種方式,而量測出來的結果都還蠻滿意的

c3a1t039

謝謝分享~不過我在尋找是RFID用的，希望可以低功率的Clokc generator。我會再多找些資料看有沒有我需要的資料。

rice019

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: H  L7 b8 G$ z' G6 I" A- y% Z% cProcess and Temperature Compensation in a 7-MHz CMOS Clock Oscillator