關於systemverilog的testbench

makejie3

想請問一下各位先進，
  W* s% [# w  w; ]如果已經用systemverilog寫好兩個testbench，
例如AA.sv和BB.sv，
* R. h( h, m$ e6 s2 HAA.sv和BB.sv都是用program block包起來的，

6 x( k! r0 s, X. o6 h那如果我在simulation時，想要AA.sv跑完後直接跑BB.sv，
直接將兩個檔案依序讀進去執行好像不是這樣的效果，
0 }2 e/ d5 S9 b2 g9 A# z" p請問有啥辦法可以不用改這兩個testbench而達到我想要執行的效果呢？

/ D0 m0 @, Y7 c/ D% j9 P謝謝。