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[經驗交流] Verilog testbench直接載入BMP檔

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1#
發表於 2011-1-21 10:24:18 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
最近在做FPGA影像處理。發現測試影像載入沒有好方法,自己寫了一個。發表在自己的部落格上
1 w/ X" m9 j/ R  q. _: overilog中讀取BMP檔2 q) U! T, l' R/ s  o' q  ?& f
程式碼如下:
  1. module test;9 o1 N6 t+ h5 s
  2.   integer fileId, i, cc;
    . H5 b# p) p* Q% Q5 l5 e
  3.   reg [7:0]  bmp_data [0:2000000];
    . c* p# h7 Z! _5 O1 [
  4.   integer bmp_width, bmp_hight, data_start_index, bmp_size;
    ; D  G% j& i+ D
  5. ; F$ Y/ x- A4 T
  6.   initial begin+ ?# @  f$ s$ l! p- B
  7.     fileId = $fopen("gray.bmp","rb");& N  u/ s' W* N, z$ n
  8.     cc = $fread(bmp_data, fileId);. N7 {; E' C: J# J" u2 o
  9.     bmp_width = {bmp_data[21],bmp_data[20],bmp_data[19],bmp_data[18]};
    ; d7 R6 @1 e6 f9 n/ O/ S  d4 F. f
  10.     bmp_hight = {bmp_data[25],bmp_data[24],bmp_data[23],bmp_data[22]};
    8 P2 X: Q$ r% L) a
  11.     data_start_index = {bmp_data[13],bmp_data[12],bmp_data[11],bmp_data[10]};- B! z8 t, e( N# j& P: [' c0 Y
  12.     bmp_size  = {bmp_data[5],bmp_data[4],bmp_data[3],bmp_data[2]};  F; g7 ^3 W) |7 q0 d+ {4 J
  13.     for(i = data_start_index; i < bmp_size; i = i + 1) begin2 R3 {% D7 l0 ?0 K! A' ^8 P1 A  q% u  W
  14.       $display("%h",bmp_data[i]);- p( \; J$ I0 v
  15.     end
    # X! c8 B, T0 W1 m% z
  16.     $fclose(fileId);
    # z8 v3 c, z" G. e  @/ g. u- T
  17.   end8 t- _1 i- r/ v4 {, G
  18. endmodule
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2#
發表於 2011-4-20 13:35:36 | 只看該作者
感謝分享, 有機會也來試試看, 我之前是將圖檔轉成文字檔, 然後在讀進系統做模擬使用.
3#
發表於 2011-9-14 10:10:05 | 只看該作者
Thanks a lot!!) p4 M- _% `; C+ j' s- e- |! g- A8 `
學到東西了!!

評分

參與人數 1Chipcoin -5 收起 理由
tk02376 -5 Copy reply! YOUR repley?

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4#
發表於 2015-8-29 11:58:10 | 只看該作者
注意讀到的影像是反的(下至上, 右到左)
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