工研院 3DIC 實驗室啟用

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工研院3DIC 實驗室啟用記者會

$ e! E5 ^0 C& `' a; G% I' a+ V工研院在經濟部的支持下，再度為台灣半導體產業下個10年的發展啟動大型計畫，投入全新的三維立體積體電路技術(3DIC)開發，將半導體IC由平面帶入立體三度空間結構。

0 [5 }- q9 Y9 w6 G- ~; b6 {歷經一年多的籌備規劃，「三維立體積體電路實驗室」已完成建置，將於 6月30日(星期三)在工研院正式加入研發行列，這是台灣半導體產業發展的一個新的重要里程碑，誠摯邀請蒞臨參與3DIC實驗室啟用儀式，並見證這歷史性的一刻。
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9 E: P8 O' p* ^- w9 R主辦單位﹕ 工研院電光所
7 P# s% I* n4 m: ~% E" |3 Z( {活動地點﹕ 工研院中興院區17館-新竹縣竹東鎮中興路4段195號

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工研院電光所所長詹益仁（左起）、工研院副院長李世光、經濟部技術處處長吳明機、及Ad-STAC聯盟榮譽會長胡定華，共同為3DIC啟動象徵的堆疊晶片。工研院／提供
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主導下10年半導體致勝關鍵─工研院「3DIC實驗室」正式啟用，亞洲首座12吋完整TSV製程實驗室（發佈日期）2010/06/30

$ m+ G# J8 x+ e, N$ x. t為揭示台灣積體電路晶片技術由平面進入立體堆疊及異質整合的新里程碑，在經濟部技術處支持下，工研院啟動半導體研發新能量，今（30）日正式啟用「三維立體積體電路(3DIC)」研發實驗室！
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工研院的3DIC研發實驗室，不但是亞洲首座擁有完整12吋3DIC核心製程-矽基板穿孔（Through-Silicon Via, TSV）的實驗室，更具有整合EDA、IC設計、製造、封裝到試量產完整製程特色，是一開放合作的國際化研發平台，為台灣發展3DIC技術奠定核心基礎，更是我國下10年半導體產業致勝的關鍵動力。以半導體產業平均每10年就面臨新技術瓶頸的趨勢來看，晶片系統(SoC)發展即將面臨新瓶頸；3DIC技術是目前唯一能有效增加產品效能、減低功耗、降低成本、縮小體積及整合異質IC的未來主流技術，更是SoC的新出路。工研院今年在經濟部技術處科技專案計畫的支持下，再度啟動半導體大型計畫，發展全新的三維積體電路(3DIC)技術。預計在四年內投入新台幣16億元，同時，建立最先進三維積體電路實驗室，及籌組150位人員的研發團隊，進行設計、製程，以及封裝技術的整合研發。

台灣擁有世界第一的半導體與電子構裝產業，長期發展而言，台灣也將是全球12吋晶圓廠密度最高的國家。12吋的三維立體積體電路研發實驗室設備開發，能快速銜接半導體產業製程設備，整合產業往高價值的3DIC關鍵技術移動，開拓在無線通訊、高速運算、高記憶容量、感測及生醫等各種主流技全新應用，創造重大產業效益，為台灣建立全新3DIC晶圓級構裝產業，開創新世代電子技術，帶動半導體產業技術的另一波浪潮。

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工研院「三維立體積體電路研發實驗室」已建構完整且多樣化TSV相關的三維積體電路整合系統，包括黃光、蝕刻、電漿強化化學氣相沉積、物理氣相沉積、銅金屬電鍍、化學機械研磨及晶片/晶圓接合機七大設備，能針對先鑽孔、後鑽孔以及顯露鑽孔的矽基板穿孔(TSV)製程流程做彈性化技術整合，提供半導體實驗室少見的最小線寬蝕刻、最快速度的沈積、最穩定的製程研磨設備。除與美商Applied Materials、德國SUSS MicroTec等半導體設備大廠進行設備合作研發，也已與聯電、漢民、矽品、日月光、Atotech、DuPont、力鼎、AirProducts、Brewer Science、住程科技、弘塑、東京大學、DISCO、智勝、Cadence、BASF、Tazmo等19家Ad-STAC聯盟廠商進行合作開發。
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未來將透過研發聯盟及國際聯盟運作，以產品技術為導向的研發，共同開發3DIC技術、產品及應用市場，協助產業界在試量產階段作測試，大幅縮短從研發到量產的時程，協助廠商迅速地將先進晶片設計導入市場，同時也降低初期投入三維積體電路的投資風險。

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(1)三維立體堆疊晶片(3DIC)：3DIC最大特點在於讓不同功能性質，甚至不同基板的晶片，各自應用最合適的製程分別製作後，再利用矽基板穿孔（Through-Si Via, TSV ）技術進行立體堆疊整合，可縮短金屬導線長度及連線電阻，更能減少晶片面積，具有體積小、整合度高、效率高、耗電量及成本更低的特點。
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(2)矽基板穿孔TSV (Through-Silicon Via)：TSV是3DIC堆疊式晶片的未來重點技術， TSV技術是透過以垂直導通來整合晶圓堆疊的方式,以達到晶片間的電氣互連，讓未來晶片如高樓般堆疊，節省空間。TSV技術主要能製造更小巧、低功耗、效能更高的晶片，如CMOS影像感測器，高速記憶體，先進邏輯晶片，以及無線通訊設備上需要堆疊之記憶體與混合訊號晶片。
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6 t# g) c0 T* P/ K2 O3 f(3)電子設計自動化(ElectronicDesign Automation ,EDA)：IC設計公司或學校用來設計IC晶片的自動化工具軟體。EDA軟體為數位電路半導體設計帶來了革命性變化，許多公司在1990年代中期推出的自動佈局和佈線工具徹底改變了數位電路佈局設計，其所造就的生產效率提升至今仍持續推動著大規模的晶片設計。

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工研院電光所所長詹益仁(左起)、副院長李世光、技術處處長吳明機、及Ad-STAC聯盟榮譽會長胡定華，共同為3DIC啟動象徵的堆疊晶片。工研院／ 提供

【新竹訊】工研院「三維立體積體電路（3DIC）」研發實驗室啟用，台灣IC晶片技術，將進入立體堆疊及異質整合的新里程碑。

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工研院3DIC研發實驗室，亞洲首座擁有完整12吋3DIC核心製程--矽基板穿孔（Through- Silicon Via,TSV）的實驗室，更具有整合EDA、IC設計、製造、封裝到試量產完整製程特色，是一開放合作的國際化研發平台，為台灣發展3DIC技術奠定核心基礎，更是我國下個10年半導體產業致勝的關鍵動力。

3 |3 E% y2 a, X+ ]/ D! y工研院電光所所長詹益仁指出，晶片系統（SoC）發展即將面臨瓶頸；3DIC技術是目前唯一看的到，能有效增加產品效能、減低功耗、降低成本、縮小體積及整合異質IC的未來主流技術，更是SoC的新出路。工研院今年的經濟部科專計畫，發展全新的三維積體電路技術，在四年投入16億元，同時，建立最先進三維積體電路實驗室，及籌組150位人員的研發團隊，進行設計、製程，及封裝技術的整合研發。

+ t$ o8 t3 m+ t詹益仁指出，台灣擁有世界第一的半導體與電子構裝產業，將是全球12吋晶圓廠密度最高的國家。12吋的三維立體積體電路研發實驗室設備開發，能快速銜接半導體產業製程設備，整合產業往高價值的3DIC關鍵技術移動，開拓在無線通訊、高速運算、高記憶容量、感測及生醫等全新應用，為台灣建立全新3DIC晶圓級構裝產業，開創新世代電子技術，帶動半導體產業技術的另一波浪潮。

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為帶動國內業界掌握3D-IC新產品相關製程與市場趨勢，產業學院9月11日推出一項「3D-IC市場機會與技術挑戰」培訓課程，學習費用每位4,200元，4人以上同時報名優惠價每位只收3,000元。產業學院邀請工研院資通所企劃與推廣組專案副組長唐經洲擔任授課講師，針對3D-IC演進歷史，市場面，技術要求等不同面向介紹3D-IC之相關入門知識。

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[台北訊] 經濟部工業局為提升我國半導體產業技術能量，建構競爭優勢，積極推動3DIC產業聯盟，今年並組成「3DIC Forum」，推動3DIC技術交流平台與相關標準。

工業局半導體產業推動辦公室於去年開始推動3DIC產業聯盟，邀請國內系統產品廠商與半導體相關的設計、製程、封裝測試及材料設備廠商與學研機構，分別成立3DIC DesignAids與3DIC Test二個聯盟。
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在歷經將近一年的維運，並彙整產學研先進建議後，為增加會員間於制定標準之間的溝通及交流，今年起將兩個聯盟合而為一，以利對於未來3DIC相關技術及標準有更具體的看法及共識，並將原有名稱改為「3DIC Forum」，期能藉由凝聚產學研資源，推動3DIC技術交流平台與相關標準，以台灣半導體聚落及價值鏈的優勢，於先期掌握3DIC規格及專利，成為世界領先的地位，再創我國半導體產業新高峰。
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半導體產業推動辦公室為推動3DIC技術交流及增加會員間的資訊溝通，將3DIC Forum定位為資訊分享平台，並於今年分別邀請到產學研界3DIC專家來分享國內外3DIC的發展趨勢及技術進程。
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來賓包括工研院電光所劉漢誠博士、交通大學電子工程學系教授陳冠能、工研院產業經濟與趨勢研究中心半導體研究部產業分析師陳玲君、清華大學資訊工程系教授黃婷婷、工研院資通訊所蒯定明博士，日月光集團研發中心副總經理余國寵、新思科技資深技術專員陳彥豪，以及工研院電光所構裝技術組組長駱韋仲，以提供會員有關3DIC在封裝、EDA tool及近期的技術市場趨勢及研究成果等，期能藉由凝聚產學研資源，推動3DIC技術交流平台與相關標準。

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工研院3DIC研發實驗室。工研院／提供
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, R+ K/ r1 K( d( I[台北訊]工研院今年在經濟部科技專案計畫的支持下，再度啟動半導體大型計畫，發展全新的3DI 技術，並於日前啟用亞洲首座12吋TSV製程的「3DIC研發實驗室」，進行3DIC技術整合研發。

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3DIC技術是可攜式電子產品多功能整合，與替代傳統二維（2D）IC的解決方案，並已成為半導體產業的未來趨勢。以往的系統晶片設計為了加入多種功能， 晶片的面積也會造成浪費。3DIC矽穿孔技術的結構，如同在摩天大樓中建置高速電梯的通道，當晶片在經矽穿孔、堆疊與封裝後，單一厚度可小於傳統晶片，其 晶片間訊號傳遞距離縮短，可縮減金屬導線中帶來的RC延遲時間的影響，因此訊號傳遞速度將可有效的提升。

7 P; }- P% \5 I3 P& M因此，3DIC TSV技術是目前唯一能看到有效垂直整合來縮小體積，並減低功率的消耗、提升產品效能及整合異質晶片的未來技術，更是系統晶片的新出路。3DIC研發實驗 室包括有（1）黃光部分的光阻曝光顯影，（2）蝕刻中的反應性離子蝕刻，（3） 電漿強化化學氣相沉積的薄膜成長，（4）物理氣相沉積的阻障層與晶種層成長，（5）金屬電鍍的填銅技術，（6）化學機械研磨，（7）及晶片對晶片、晶片對 晶圓、晶圓對晶圓接合機等七大設備，能針對中段鑽孔、後段鑽孔製程流程做彈性化技術整合，提供半導體實驗室少見的小線寬蝕刻、快速的薄膜沈積、穩定的製程 研磨設備。除與美商AppliedMaterials 、德國SUSS MicroTec等半導體設備大廠進行設備合作研發，也已與Ad-STAC聯盟廠商進行合作開發。

3 f+ y+ i7 L" a! I在目前矽穿孔發展現況，實驗室已建置完成蝕刻開孔深寬比高達10:1的蝕刻系統，遠超過一般半導體設備小於4:1的蝕刻能力。在晶片堆疊技術部份，可達到間距20μm之微接點晶片堆疊，大幅提升TSV接點密度與整合後之可靠性。在晶圓薄化製程方面，運用晶圓研磨機及化學機械研磨系統進行晶圓薄化，薄化後晶 圓厚度將僅有25~50μm；在根據Yole針對各3DIC技術公司的統計，4~8層晶片將是堆疊趨勢，因此，將多層4~8薄化晶片堆疊後，最終3DIC 封裝厚度可小於1mm，小於傳統單一晶片的封裝厚度。

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3DIC技術是可攜式電子產品多功能整合，與替代傳統二維（2D）IC的解決方案，並已成為半導體產業的未來趨勢。以往的系統晶片設計為了加入多種功能， 晶片的面積也會造成浪費。3DIC矽穿孔技術的結構，如同在摩天大樓中建置高速電梯的通道，當晶片在經矽穿孔、堆疊與封裝後，單一厚度可小於傳統晶片，其 晶片間訊號傳遞距離縮短，可縮減金屬導線中帶來的RC延遲時間的影響，因此訊號傳遞速度將可有效的提升。

; K' W! Z% `* k! w  o7 v% G6 Q4 C3 @因此，3DIC TSV技術是目前唯一能看到有效垂直整合來縮小體積，並減低功率的消耗、提升產品效能及整合異質晶片的未來技術，更是系統晶片的新出路。3DIC研發實驗 室包括有（1）黃光部分的光阻曝光顯影，（2）蝕刻中的反應性離子蝕刻，（3） 電漿強化化學氣相沉積的薄膜成長，（4）物理氣相沉積的阻障層與晶種層成長，（5）金屬電鍍的填銅技術，（6）化學機械研磨，（7）及晶片對晶片、晶片對 晶圓、晶圓對晶圓接合機等七大設備，能針對中段鑽孔、後段鑽孔製程流程做彈性化技術整合，提供半導體實驗室少見的小線寬蝕刻、快速的薄膜沈積、穩定的製程 研磨設備。除與美商AppliedMaterials 、德國SUSS MicroTec等半導體設備大廠進行設備合作研發，也已與Ad-STAC聯盟廠商進行合作開發。

5 C1 @; r* S# g1 j在目前矽穿孔發展現況，實驗室已建置完成蝕刻開孔深寬比高達10:1的蝕刻系統，遠超過一般半導體設備小於4:1的蝕刻能力。在晶片堆疊技術部份，可達到間距20μm之微接點晶片堆疊，大幅提升TSV接點密度與整合後之可靠性。在晶圓薄化製程方面，運用晶圓研磨機及化學機械研磨系統進行晶圓薄化，薄化後晶 圓厚度將僅有25~50μm；在根據Yole針對各3DIC技術公司的統計，4~8層晶片將是堆疊趨勢，因此，將多層4~8薄化晶片堆疊後，最終3DIC 封裝厚度可小於1mm，小於傳統單一晶片的封裝厚度。

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. o; A. z8 g* p先進堆疊系統與應用研發聯盟（Ad-STAC）。
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[台北訊]為推動3D IC技術應用及建立台灣上中下游相關產業的合作關係，工研院電光所於97年7月23日發起成立「先進堆疊系統與應用研發聯盟（Ad-STAC）」。希冀在經濟部的支持下，結合產學研資源，全力研發3DIC堆疊系統與應用技術及相關設備，以掌握市場先機。

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Ad-STAC研發聯盟會長詹益仁表示，目前已加入聯盟有漢民科技、力鼎科技、日月光、矽品、聯電、弘塑科技、智勝科技、東京大學、欣興電子、SPTS、SUSS、AMAT、Cadence、BASF、Brewer Science、Atotech、DuPont、AirProducts、DISCO、Tazmo等20家廠商。會員涵蓋材料、設備、EDA、IC設計製造及IC封裝測試等產業共同加入。
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工研院今年在經濟部科技專案計畫的支持下，再度啟動半導體大型計畫，發展全新的3DI 技術，並於6月30日啟用亞洲首座12吋TSV製程的「3DIC研發實驗室」，籌組150位人員的研發團隊，進行3DIC技術的整合研發。

! @; S# t- q3 mAd-STAC研發聯盟目前規劃在「3DIC研發實驗室」架構下，將提出多種產品作為技術開發的平台應用載具，例如CIS、Memory、RF等堆疊產品，讓會員廠商進行設計、驗證、製程及測試，並針對上、中、下游廠商對系統設計的需求，從IC設計至封裝端進行整合，同時也藉由聯盟整合廠商的產品需求，針對特定的應用產品提出解決方案。
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詹益仁指出，未來能透過研發聯盟的運作，以產品技術為導向的研發，共同開發3DIC技術、產品及應用市場，協助產業界在試量產階段作測試，大幅縮短從研發到量產的時程，協助廠商迅速地將先進晶片設計導入市場，同時也降低初期投入3DIC的投資風險。

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Ad-STAC研發聯盟會長詹益仁表示，目前已加入聯盟有漢民科技、力鼎科技、日月光、矽品、聯電、弘塑科技、智勝科技、東京大學、欣興電子、SPTS、SUSS、AMAT、Cadence、BASF、Brewer Science、Atotech、DuPont、AirProducts、DISCO、Tazmo等20家廠商。會員涵蓋材料、設備、EDA、IC設計製造及IC封裝測試等產業共同加入。
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工研院今年在經濟部科技專案計畫的支持下，再度啟動半導體大型計畫，發展全新的3DI 技術，並於6月30日啟用亞洲首座12吋TSV製程的「3DIC研發實驗室」，籌組150位人員的研發團隊，進行3DIC技術的整合研發。

Ad-STAC研發聯盟目前規劃在「3DIC研發實驗室」架構下，將提出多種產品作為技術開發的平台應用載具，例如CIS、Memory、RF等堆疊產品，讓會員廠商進行設計、驗證、製程及測試，並針對上、中、下游廠商對系統設計的需求，從IC設計至封裝端進行整合，同時也藉由聯盟整合廠商的產品需求，針對特定的應用產品提出解決方案。

詹益仁指出，未來能透過研發聯盟的運作，以產品技術為導向的研發，共同開發3DIC技術、產品及應用市場，協助產業界在試量產階段作測試，大幅縮短從研發到量產的時程，協助廠商迅速地將先進晶片設計導入市場，同時也降低初期投入3DIC的投資風險。

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在目前矽穿孔發展現況，實驗室已建置完成蝕刻開孔深寬比高達10:1的蝕刻系統，遠超過一般半導體設備小於4:1的蝕刻能力。在晶片堆疊技術部份，可達到間距20μm之微接點晶片堆疊，大幅提升TSV接點密度與整合後之可靠性。在晶圓薄化製程方面，運用晶圓研磨機及化學機械研磨系統進行晶圓薄化，薄化後晶 圓厚度將僅有25~50μm；在根據Yole針對各3DIC技術公司的統計，4~8層晶片將是堆疊趨勢，因此，將多層4~8薄化晶片堆疊後，最終3DIC 封裝厚度可小於1mm，小於傳統單一晶片的封裝厚度。

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工研院資通所與厚翼科技合作三維晶片! 採用厚翼科技記憶體自我測試及診斷軟體，確保品質!

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9 P4 u2 G1 B% W【2011/5/25】消費性電子產品功能日趨複雜，對電子產品的輕、薄、短、小更加重視，三維晶片（3-D IC）是一種將多顆晶片以垂直方向堆疊整合的新技術，同時達到提升晶片功能與縮小晶片體積。厚翼科技（HOY Technologies）今日宣布，將與作為產業領頭羊的工研院資通所，共同開發適合3-D IC的設計技術，進一步延伸多年發展的系統晶片（SOC）設計技術。
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& d1 H6 q; m9 W$ p% f0 E  P5 r為縮短開發過程及確保晶片品質，未來資通所在3-DIC內將採用厚翼科技開發的「記憶體自我測試產生及診斷」軟體brains （Bist for Ram In Seconds），優化3-D IC中的記憶體自我測試電路（BIST，Built In-Self Test）。
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" R& ]' V) ?: Z厚翼科技總經理邢育肇博士表示，完善內嵌式BIST是目前記憶體測試的主流方法，有鑑於國內進行內嵌式記憶體（embedded memory）的DFT(Design for Testability)整合時，市面上其他軟體仍須經繁複設計流程，無形中增加使用者的開發成本。

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厚翼科技的brains，是一套產生內嵌式記憶體BIST電路及診斷功能的EDA軟體，具有簡易的圖形介面，可自動將BIST電路和原設計整合，能大幅縮減記憶體BIST開發的時間與效能，同時客戶使用上若有任何問題，厚翼科技力求在兩天內提供解決方案。此次很榮幸能與工研院資通所合作，一同貢獻國內3-D IC的技術開發。
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0 Z- s3 m7 j, P% W7 I工研院資通所所長吳誠文博士表示，3-DIC中所可使用的記憶體是SOC的數倍之多，這些大量的記憶體，是影響3-DIC良率的關鍵因素，只要一個記憶體位元的瑕疵，就會造成整個3-D IC無法正常運作，因此記憶體的測試優劣常是影響產品進度和計畫時程的重要關鍵。此次資通所的3-D IC，嘗試將一顆SOC與數顆記憶體晶片堆疊在一起以提高晶片效能，為了簡化3-D IC的測試，特別著重DFT設計，因此採用厚翼科技的產品以協助工程師加速整體開發流程。

areucrazy99

3d IC 和目前的ic 看起來有什麼不同嗎?