[問題求助] 模擬OP時close loop出現奇怪的振盪現象

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發表於 2010-6-8 21:27:29 | 顯示全部樓層

我的理解还是phase marge的原因，这种情况的发生是因为你是用线性区的mos做调零电阻，在扫输入电压的时候，在接近VDD的时候CC与RC（MOS电阻）形成的零点会飘，使得phase marge不够i。你把mos电阻换成普通电阻试试，应该不会有这种现象了~~

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