模擬OP時close loop出現奇怪的振盪現象

Bookert0921

大家好：

小弟現在在模擬一個Folded cascode two stage的OP
其open loop的響應一切正常，增益約為90dB，PM=70度
但是把它接成close loop測試其settling時出現奇妙的振盪問題
已經debug兩三天，實在找不出原因，之前用傳統two stage架構沒遇過這種現象
不知道是架構選取的問題，還是有哪些原因是沒考慮到的
煩請專家們抽空給點意見，謝謝

& D; D+ x1 ^' f1 ^- f架構如圖:
( T7 t8 |3 Y, H: [; e

6 b3 J! X. v/ T其響應如下:
- ?1 a# M9 v% c1 a7 o; u

Zuman

我的理解还是phase marge的原因，这种情况的发生是因为你是用线性区的mos做调零电阻，在扫输入电压的时候，在接近VDD的时候CC与RC（MOS电阻）形成的零点会飘，使得phase marge不够i。你把mos电阻换成普通电阻试试，应该不会有这种现象了~~

arsenal_he

Try increase compensation cap.
9 `1 t: H3 n) ?8 R8 kRe-run ac sim again while adjusting the input DC point

Bookert0921

您好

我原先的miller cap是4pF, totally frequency response如下
: r" v1 {( q' n% F

當初一開始就覺得是phase margin有問題，可是怎麼check都不像
當miller cap等於400pF時，這個現象仍然存在，下圖為我打入一個step之後的響應
, n$ A+ @# O! l8 a8 g$ X7 j
8 u; \6 i! _+ D5 E$ J6 b$ |
就只是振盪變緩了，可是整體現象仍不變
/ y+ A1 {! s* e0 U9 ]9 y8 \8 M" l# x不知道該怎麼辦~~感謝您的回答

arsenal_he

( G$ L' R$ ^5 N) aHow about set smaller plot step size?
) A  F( l& C7 k& f) c+ XIn addition, how did u connect the close loop?

suewe

請問一下，run ac & train分析時，在output端的load是相同的嗎?
8 T2 E0 ^; E+ j( x& `奇怪的是，在ac看到至少有100MHz的unit gain band width，怎麼會在train分時，slew rate要10us?

Bookert0921

感謝阿森納與suewe的回應，我的loading cap.都是假設為200fF
您說的將X軸的time step改小我試過了，仍然得到一樣的結果
其電路的接法就如同傳統的unity gain buffer如下
在vin+端打入0-1.2V(VDD)的信號來測試其slew rate與settling time

很奇妙的是，如果我打入的輸入信號是0-1V就不會有這種情況，如下圖所示
$ @1 m* L: o! ^$ n. c此時的slew rate就"看似"為正確的

但對Y軸zoom in會發現還是有奇怪的振盪信號存在

打弦波去做測試，發現在input為100-MHz時
. m5 ?# O) E0 A7 D* z6 ~2 I8 m7 b會有一個很明顯的反轉現象，關於這個我沒什麼sense
打10-MHz或1-MHz的input，輸出也會在某些地方會"措"一下

& r  u' j& g" X5 ^: U. _在小弟的認知上，open loop的PM對應到的是close loop的damping factor
0 r' w8 q, |1 _% N7 c4 T大不了就抖一抖，但在PM為正的情況下會越抖越小
然而這個現象比較像是在某個點上滿足巴克豪森條件
0 c7 f# C  _/ g2 B能力不夠實在是無解，或許是我電路有接錯也說不定

Bookert0921

以下為我的spice code，煩請有心人士不吝指教
2 ?6 G6 x$ t) G7 c: v因為有點冗長就用貼圖的

" \9 S" ]0 X7 |$ P9 Q! z. q# e, A

hoodlum

請問樓主你跑AC分析時, 你給的信號輸入DC 是給1.2V嗎???
8 q8 V8 x5 M: L) t若是??你的power是1.2V, 輸入DC LEVEL 1.2V 有些
) G7 B% v: y3 n; i) hMOS的操作區間應該會掉出飽和區, 這樣gain應該會掉下來
若不是, 那你的AC分析點並不是你跑暫態的操作點, 這樣你的
頻率響應結果並無法對應到你的暫態響應結果

Bookert0921

我貼code好了，剛剛發現點圖好像除了我自己以外都要錢
真的很抱歉，我不想故意歛財

以下為第一部分

.option post accurate acout=0
( L, _/ A2 _/ a.global vdd gnd!
2 G6 K9 `0 V- W2 |  y; [3 _
****** Supply ******
6 D0 j9 A6 M; `1 v: ]  h
5 d2 Z6 l0 [" ?2 {Vdd  vdd gnd! 1.2
Vss  gnd!  0  0
* ]+ j- R& C  n* f6 X  GVin1 vin+ gnd! DC='vdc' AC=1
, q1 ?  W2 U7 AVin2 vin- gnd! DC='vdc'
" \5 V1 F# P& @$ j2 U*Vin1 vin+ gnd! DC=0.6 pulse (0V 1V 0 1u 1u 10u 20u)*SR
Vin1 vin+ gnd! sin(0.6 0.6 100X 2ns)
& S+ K9 s0 C$ t4 p  ?' {6 \. e1 F.param vdc=1
**************************************************

*bias*

3 L" ]6 \2 ]- c- p, i.subckt BIAS vbiasp vcascp vbiasn vcascn

! S- z" J: O$ |  gM1        vbiasp        vcascn        nc        gnd!        nch        w=10u l=1u M=1
& r' G- K" V0 c# [; pM2        nc        vbiasn        nd        gnd!        nch        w=10u l=1u M=4
/ S* O. F. n% H; A9 SM3        nf        vbiasn        gnd!        gnd!        nch        w=10u l=1u M=1
' c; |% i  \5 d) H% f1 v0 j1 i" `! w: vM4        vbiasn        vcascn        nf        gnd!        nch        w=10u l=1u M=1
M5        vcascn        vcascn        gnd!        gnd!        nch        w=2.5u l=1u M=1
M6        vbiasn        vcascp        nh        vdd        pch        w=30u l=1u M=1
  [4 P) G" O( {7 OM7        nh        vbiasp        vdd        vdd        pch        w=30u l=1u M=1
M8        ni        vbiasp        vdd        vdd        pch        w=30u l=1u M=1
M9        vbiasp        vcascp        ni        vdd        pch        w=30u l=1u M=1
8 k' C- X) f  d5 y& dM10        vcascn        vcascp        nj        vdd        pch        w=30u l=1u M=1
% M  g1 n& `# U& a8 ]3 \M11        nj        vbiasp        vdd        vdd        pch        w=30u l=1u M=1
0 u  h/ I$ Z( S! FM12        nk        vbiasn        gnd!        gnd!        nch        w=10u l=1u M=1
3 g, l3 q! H7 P. r8 V  R: uM13        vcascp        vcascn        nk        gnd!        nch        w=10u l=1u M=1
$ ^* J) n+ y, R1 c2 ?* tM14        vcascp        vcascp        vdd        vdd        pch        w=7.5u l=1u M=1
3 d1 _6 Y' {4 S& o3 ]  qRb        nd        gnd!        2k

*start-up*
M15        vbiasp        nl        gnd!        gnd!        nch        w=10u l=1u M=1
M16        vcascp        nl        gnd!        gnd!        nch        w=10u l=1u M=1
9 L3 y5 T' @# p# |M17        nl        vcascn        gnd!        gnd!        nch        w=10u l=1u M=1
1 D+ a! {+ B: F" W& s# h; M7 kM18        nl        gnd!        vdd        vdd        pch        w=0.2u l=1u M=1

4 f) y8 M0 C" {6 P.ends

; d5 ~, @" U. Z# t$ w- D1 ^- _! B2 Q, gXbias        vbiasp        vcascp        vbiasn        vcascn        BIAS

*first stage*
Mq1        n1        vin+        n3        gnd!        nch        w=10u  l=1u M=10
5 ]. a. \) ?' i, ~4 B8 R& p2 A*Mq2        n2        vin-        n3        gnd!        nch        w=10u  l=1u M=10
Mq2        n2        vout        n3        gnd!        nch        w=10u  l=1u M=10 *SR test
$ d9 ]5 Y# T. Z) {+ X- [Mq3        n1        vbiasp        vdd        vdd        pch        w=30u  l=1u M=4
Mq4        n2        vbiasp        vdd        vdd        pch        w=30u  l=1u M=4
Mq5        n4        vcascp        n2        vdd        pch        w=30u  l=1u M=1
Mq6        out1        vcascp        n1        vdd        pch        w=30u  l=1u M=1
) k) T) a& B  R  D  x5 WMq7        n4        vcascn        n5        gnd!        nch        w=10u  l=1u M=1
Mq8        out1        vcascn        n6        gnd!        nch        w=10u  l=1u M=1
Mq9        n5        n4        gnd!        gnd!        nch        w=10u  l=1u M=1
Mq10        n6        n4        gnd!        gnd!        nch        w=10u  l=1u M=1
Mq12        vbiasp        vbiasp        n1        gnd!        nch        w=10u  l=1u M=1
. m& i0 B5 R; Q: y3 W* rMq13        vbiasp        vbiasp        n2        gnd!        nch        w=10u  l=1u M=1

Bookert0921

以下為第二部分，感謝大家看到這邊
  ~6 T' f% n9 x( S
Mbias2        n3        vbiasn        gnd!        gnd!        nch        w=5u l=1u M=13
0 {1 S; M( r* w  M
*two stage*

Mt1        vout        out1        gnd!        gnd!        nch        w=10u  l=1u M=6
Mt2        vout        vbiasp        vdd        vdd        pch        w=30u  l=1u M=2
6 D" k* Y$ h& ]  [4 ^/ [
2 u2 K. o! {- ]$ X7 mCload        vout        gnd!        200f
1 S' B  a" A3 B! @
5 h! W- j* p5 N; G* p. r*lead compensation*
; Z& N, C5 B8 C# o5 n9 i# iCc        vout        n7        4p
3 x4 e. c& e2 H7 |7 D' i8 GMc1        n7        vdd        out1        gnd!        nch        w='Wc'  l=0.2u M=1
*Rb        n7        out1        'Rb'
.param Wc=0.8u

****** Analyplysis ******
5 W$ h9 z3 I7 z+ g! k.op
! o8 ?( J4 F  S6 A/ F3 o$ J. |5 e*** DC ***
*.dc vminus 0.59 0.61 0.001
0 X1 O% b6 Y2 D*.measure dc        Input-Offset        FIND        v(vin-)        WHEN        v(vout)=0.6       
*** AC out ***
*.ac DEC 100 1 200X
.measure ac         Unit_gain_freq         when         vdb(vout)=0
  w5 \& i& Y$ }+ x8 |0 w+ Z) F.measure ac         phase         FIND         vp(vout)        when vdb(vout)=0
( X8 K! H) S& I- ]% X$ q.measure ac         gainmax         MAX         vdb(vout)
+ G* c6 M% b) A6 d( `! Z.probe ac PM=par('vp(vout)+180')
.probe vdb(vout)
.probe vp(vout)
2 A. a/ n# g! G9 I6 P! t.temp 27
*** Slew Rate ***
: v1 _* Z7 V( J  N: N/ u% E0 _* h.tran 1n 2u *100u
7 z+ {4 `. x' D! i7 |*.measure tran UPSR DERIV v(vout) AT=0.5u
2 B$ l: J$ X+ i" B/ H1 ^! X1 m! n*.measure tran DNSR DERIV v(vout) AT=1.5u

% c; ]. ?, \) N$ o" @.end

arsenal_he

You opamp is not rail2rail in or rail2rail out, and even for 1v application, still you need to decrease the vdsat of your current sources

e2000

看起來是你第二級那邊有問題，一般的摺疊疊接怎麼跑都沒有這問題
7 r& s) u! c% q+ L5 s% S; D不然試看看把把L調整一下，不知道你是不是因為要衝增益或是計算方便才把L調這麼大

dennishsu123

檢查一下bias ckt 的 vbiasp vbiasn 波形是否為一常數值

li202

VDD才1.2V,
  d9 w  t% W$ s) @, v輸出端又是class A, 怎麼能夠讓你跑rail to rail??
5 c. F2 @+ D$ |1 k0 W+ B; S+ W3 \Vin能到0V也是大有問題,輸入端也不是rail to rail,
Vin=1.2V的相位失真應該是在輸出端, 因為早就失去它飽和區的操作~~
AC沒有問題是因為你的輸入偏壓點DC=0.6V,當然合乎她的工作範圍
& M  D8 t  C: ~' L5 q用sweep的方式,DC=0~1.2V,你就會發現哪些偏壓點的相位失真了

這是新新手常出現的問題

Bookert0921

我後來debug出來了，跟大家分享一下，以下先回應各位大哥的問題
2 @- I7 d( ?9 r; c1 W* i6 i8 R0 L3 L期望可以學習到更多的東西

( m6 q7 K* Y4 ]- K; U回應阿森納大
/ m" s" z4 I" a8 Z9 ^就算input不是rail to rail，其整體操作打0-VDD的方波在接成unity gain buffer還是可以達到應有的輸出
只是在那時並非操作在電晶體該存在的區域，所以速度會呈現像是e^-1次方緩慢成長而非線性增加
, Z8 T, g9 q0 K3 t以下圖為例，是一個PMOS input的two stage OP
0 x+ U) o& I* H9 X2 {' v- O5 D
當Vin+端為VDD時，電晶體關掉，而Vout逐漸上升
7 r7 B. @3 q7 t左邊Vin-那顆電晶體也逐漸關掉，但相較於右方輸入級接到的是絕對VDD的值
左邊電晶體關掉但因為Vout還沒等於VDD所以subthrethold leakage會比右邊的大
# i2 f; b3 B, a最後逐漸將他充到接近VDD而完成一次buffer的操作
6 `" R, w% [1 Z6 a' \" R) O* [
而輸出端是rail to rail吧！輸出為零時把下方NMOS壓到triode region輸出VDD時電流源自己triode
$ Q7 H3 d* ~- d. P+ E- X我之前在模擬一般的two stage OP和gain boosting OP時打方波進去都是OK的
# [0 H) ]* v( `# M/ t
% O+ C0 J/ [: q0 n, V- L回應e2000大
channel length是為了在低壓下實現出高增益的放大器
主要是因為之後要做的DAC大概估了一下gain error導致的nonlinearity而算
速度上的考量是還好，重要的是精確，所以當時才會以length為1下去做設計

Bookert0921

回應li202大
輸出端肯定是可以跑0-VDD的，雖說是class A操作，在大信號的操作下
( x: |& W2 e6 J5 {! [" m' S$ y' Z仍然有辦法把電流源hold住或者把它全部導到地
# ^2 l7 B; }8 n7 z( ^, Z2 J而針對你所說input DC位準在1.2V下其他電晶體會跌出saturation
我有不太一樣的看法，一般來說NMOS input，在意的是common mode的下限
而PMOS要注意的是common mode的上限，對NMOS input而言
只要操過那個點之後電路都會維持在saturation region
而會改變的是電流源的drain端voltage，但那只會讓電流源更加的deep saturation
2 d, G4 }0 X6 |6 \+ V1 L- Q所以應該不會造成其他電晶體跌出saturation外
8 f; {( M, D9 a/ R而輸入端rail to rail我在前面回應過阿森納大，我認為輸入不是rail to rail沒關係
若有rail to rail的方波打進來，接成unity gain buffer後只要輸出可以rail to rail即可呈現

Bookert0921

後來這個暫態的問題我自己的發現是因為folded cascode這個獨特的架構
如同B. Razavi AIC的p.333和Martin的p.268，我把圖抓出來如下所式
當Iss>Ip時會潛在性的造成電路有不穩定的可能發生，我當初設計時有加入clamp transistor(圖上沒畫但code裡面有)

但是因為folded那級的電流太小，以致於NMOS的drain端遭受很大的暫態
所以我就加入.ic去看該點電壓在何時會導致不穩定，在將folded那一級的電流給加大
如同書上所講，當Iss=Ip似乎是個比較好的設計，這是我這次學習到的教訓

- a) B. [3 A6 L  q! x, t& z如果覺得小弟哪邊觀念不對，希望大家不吝指正
電路設計就是需要被大家教訓一下，才會刻苦銘心
以上，謝謝大家

semico_ljj

回復 17# Bookert0921
) j* z9 G( ?- Q5 i. T% T我觉得可能不是这个原因造成的！

chungming

your input command mode rage is 0 to Vdd - (Vsg1+Vdsat5)
output command mode range is Vdsat7 to VDD-Vdsat6

if this opamp is connected as unit gain buffer,
  s' g0 T. z+ ~2 g1 o/ ythen the input & output command mode rage will be the same as vdsat7 to Vdd - (Vsg1+Vdsat5)

' t/ U& V  o* {! J, x+ |! q% idon't trust simulation too much !
If you really want to design a real world opamp.

Bookert0921

謝謝chungming大的回應
可以請問一下，考慮上述in/out common mode的情況下
接成UGB為何在模擬上仍可從follow input的方波從0-VDD